JPS5949649A - メモリバンクの割込連動切換回路 - Google Patents
メモリバンクの割込連動切換回路Info
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- JPS5949649A JPS5949649A JP15991082A JP15991082A JPS5949649A JP S5949649 A JPS5949649 A JP S5949649A JP 15991082 A JP15991082 A JP 15991082A JP 15991082 A JP15991082 A JP 15991082A JP S5949649 A JPS5949649 A JP S5949649A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は被数個のメモリバンクと被数個の割込コント０
−ラとを有するマイクロコンピュータシステムに用いら
れるメモリバンクの割込連動切換回路に関するものであ
る。
−ラとを有するマイクロコンピュータシステムに用いら
れるメモリバンクの割込連動切換回路に関するものであ
る。
第１図は割込コントローラを有するマイクロコンピュー
タシステムを示すブロック図である。同図において、（
１）はＣＰＵであり、アドレスバス（２）とデータバス
（３）を介して周辺装置に接続さねている。、（４）は
りＤツク発生器であり、ＣＰ Ｕ ｆｉ＋を、駆１・ｂ
するためのり０ツク信号をＣＰ Ｕ （１）に供給して
いる。（５）はデータバス（３）の途中に介装されたシ
ステムフントローラであり、ＣＰＵｆｌ）のバスドライ
ブ能力を補助する双方向性バスＦ゛うイバ（！：、ＣＰ
［Ｊｆｌ＋から出力されるステータス情報をラッチする
スデータスラ・ソチ（！：ニラみ合わせたものである。
タシステムを示すブロック図である。同図において、（
１）はＣＰＵであり、アドレスバス（２）とデータバス
（３）を介して周辺装置に接続さねている。、（４）は
りＤツク発生器であり、ＣＰ Ｕ ｆｉ＋を、駆１・ｂ
するためのり０ツク信号をＣＰ Ｕ （１）に供給して
いる。（５）はデータバス（３）の途中に介装されたシ
ステムフントローラであり、ＣＰＵｆｌ）のバスドライ
ブ能力を補助する双方向性バスＦ゛うイバ（！：、ＣＰ
［Ｊｆｌ＋から出力されるステータス情報をラッチする
スデータスラ・ソチ（！：ニラみ合わせたものである。
（６）は割込コントローラであり、機器０６機器７のい
ずれかから割込入力ｌＲＯ〜ＩＲ７に割込信号が入力さ
れると、割込１６号ＩＮＴが発生し、ＣＰ Ｕ ｉｌ）
に入力される。ＣＰ Ｕ （１１は要求のあった割込み
を受は伺けたという割込確認信号Ｉ ＮＴＡをステータ
ス情報として出力し、これがシステムコントローラ（５
）のステータスラ゛ソ子にラッチされる０割込コントロ
ーラ（６）はシステムコント０−ラｉ５１から割込確認
信号ＩＮＴＡを受は取ると、ＣＰ Ｕ ｆｌｉが割込要
求を処理するだめの割込処理サブルーチンをコールする
命令をデータバス（３）上に出力するものである。（７
）はデコーダであり、アドレスバス（２）上のアドレス
データをデコードして、予め設定されたアドレスを検出
すると、割込コントローラ（６）の子・シブセレクト入
力ＪＴをＬ Ｌ／ベベルして割込コントローラ（６）を
選択するものである。このときにシステムコントローラ
（５）からＩ１０リード信号（１０Ｒ） ７５；出力さ
れると、割込コント０−５ ｆ６＋のリード入力（ＲＤ
）がＬレベルになり、割込コント０−ラ（６）のステー
タスがＣＰＩＪＩＩ）に読み出されるものである。また
システムコント０−ラ（５）からＩ１０ライト１言号（
ＩＯＷ）が出力されると、割込］ントＤ−ラ（６）のラ
イト入力（Ｗ Ｒ）がＬレベルになシ、割込コン］・０
−ラ（６）にＣＰＵ（１１からのコマンドが書き込まれ
るものである。なお端子ＳＰ（スレーづづ０タラムイン
プ・ソト）は割込コントローラ（６）全単独で使用する
場合には、Ｈレベルにしておくものである。
ずれかから割込入力ｌＲＯ〜ＩＲ７に割込信号が入力さ
れると、割込１６号ＩＮＴが発生し、ＣＰ Ｕ ｉｌ）
に入力される。ＣＰ Ｕ （１１は要求のあった割込み
を受は伺けたという割込確認信号Ｉ ＮＴＡをステータ
ス情報として出力し、これがシステムコントローラ（５
）のステータスラ゛ソ子にラッチされる０割込コントロ
ーラ（６）はシステムコント０−ラｉ５１から割込確認
信号ＩＮＴＡを受は取ると、ＣＰ Ｕ ｆｌｉが割込要
求を処理するだめの割込処理サブルーチンをコールする
命令をデータバス（３）上に出力するものである。（７
）はデコーダであり、アドレスバス（２）上のアドレス
データをデコードして、予め設定されたアドレスを検出
すると、割込コントローラ（６）の子・シブセレクト入
力ＪＴをＬ Ｌ／ベベルして割込コントローラ（６）を
選択するものである。このときにシステムコントローラ
（５）からＩ１０リード信号（１０Ｒ） ７５；出力さ
れると、割込コント０−５ ｆ６＋のリード入力（ＲＤ
）がＬレベルになり、割込コント０−ラ（６）のステー
タスがＣＰＩＪＩＩ）に読み出されるものである。また
システムコント０−ラ（５）からＩ１０ライト１言号（
ＩＯＷ）が出力されると、割込］ントＤ−ラ（６）のラ
イト入力（Ｗ Ｒ）がＬレベルになシ、割込コン］・０
−ラ（６）にＣＰＵ（１１からのコマンドが書き込まれ
るものである。なお端子ＳＰ（スレーづづ０タラムイン
プ・ソト）は割込コントローラ（６）全単独で使用する
場合には、Ｈレベルにしておくものである。
ところでかかる従来例にあっては、割込確認信号’ｋｌ
ＲＯ〜ＩＲ７の８個の割込入力で受は取っているので８
個以上の割込確認信号を処理する必要がある場合には、
第２図に示すように、マスク用の割込コシトローラ（６
）とスレーブ用の割込コント０−５（６ｏ）〜（６，）
とをカスケード接続して、最大６４個の割込安水信号を
処理できるようにしているものである。かかる第２図の
システムにおいては、マスク用の割込コント０−ラ（６
）の端子５ＰｌｄＨレベルとしてカスケードバスＣ６−
Ｃ２を出力ψ、１Ｍ子として使用しており、またスレー
ブ用の割込コンｔ−ｏ−ラ（６）の端子ＳＰはＬレベル
としてカスケードバスＣｏ−Ｃ２を入力端子として使用
している。第２図のシステムにおいてスレーブ用の割込
コント０−ラ（６１）に割込要求信号が入力されると、
マスク用の割込コント０−ラ（６）の割込入力ＩＲｉ
１割込要求信号が伝達され、マスタ用の割込コント０−
ラ（６）からＣＰ Ｕ（ＩＡ）に割込信号ＩＮＴが送出
される。ＣＰ Ｕ（ＩＡ）は第１図におけるＣ Ｐ Ｕ
ｆｉ＋とり０ツク発生器（４）、およびシステムコン
トローラ（ｆｌ）を組み合わせたＣＰＵである。マスタ
用の割込コント０−ラｆ６］／／′ｉＣＰ Ｕ（ＩＡ）
から１回目の割込確認信号ＩＮＴτを受は取ると、ＣＰ
Ｕ（ＩＡ）が割込処理サブルーチンを実行するだめの
コール命令をデータバス（３）に出力すると共に、カス
ケードバスＣ６−Ｃ２を介してＯＯＯ〜Ｉｌｌのスレー
ブ識別コードをスレーづ用の割込コント０−ラ（６ｏ）
〜（６７）に送り出す。そして送られたスレーブ識別コ
ードに対応するスレーづ用の割込コント０−ラ（６ｏ）
〜（６７）がＣＰ Ｕ （＋）から送られる残すの２回
の割込確認信号ＩＮＴＡ の時に、予め設定されたコー
ル番地をデータバス（３）に出力するものである。なお
このようにカスケード接続の可能な割込コント０−ラ（
６）としては、インテル社の８２５９があり、ＣＰ Ｔ
Ｊ（ＩＡ）としては同社の８０８５がある。またこのＣ
ＰＵ（ＩＡ）と同じ機能を果たすものとして、同社の８
０８０Ａ、８２゜８．８゜２’ ｔ ｉｌｌ ４ ＠
ワ＃ ｆｃ ＣＰＵ ”ｔ、、／ニールがある。
ＲＯ〜ＩＲ７の８個の割込入力で受は取っているので８
個以上の割込確認信号を処理する必要がある場合には、
第２図に示すように、マスク用の割込コシトローラ（６
）とスレーブ用の割込コント０−５（６ｏ）〜（６，）
とをカスケード接続して、最大６４個の割込安水信号を
処理できるようにしているものである。かかる第２図の
システムにおいては、マスク用の割込コント０−ラ（６
）の端子５ＰｌｄＨレベルとしてカスケードバスＣ６−
Ｃ２を出力ψ、１Ｍ子として使用しており、またスレー
ブ用の割込コンｔ−ｏ−ラ（６）の端子ＳＰはＬレベル
としてカスケードバスＣｏ−Ｃ２を入力端子として使用
している。第２図のシステムにおいてスレーブ用の割込
コント０−ラ（６１）に割込要求信号が入力されると、
マスク用の割込コント０−ラ（６）の割込入力ＩＲｉ
１割込要求信号が伝達され、マスタ用の割込コント０−
ラ（６）からＣＰ Ｕ（ＩＡ）に割込信号ＩＮＴが送出
される。ＣＰ Ｕ（ＩＡ）は第１図におけるＣ Ｐ Ｕ
ｆｉ＋とり０ツク発生器（４）、およびシステムコン
トローラ（ｆｌ）を組み合わせたＣＰＵである。マスタ
用の割込コント０−ラｆ６］／／′ｉＣＰ Ｕ（ＩＡ）
から１回目の割込確認信号ＩＮＴτを受は取ると、ＣＰ
Ｕ（ＩＡ）が割込処理サブルーチンを実行するだめの
コール命令をデータバス（３）に出力すると共に、カス
ケードバスＣ６−Ｃ２を介してＯＯＯ〜Ｉｌｌのスレー
ブ識別コードをスレーづ用の割込コント０−ラ（６ｏ）
〜（６７）に送り出す。そして送られたスレーブ識別コ
ードに対応するスレーづ用の割込コント０−ラ（６ｏ）
〜（６７）がＣＰ Ｕ （＋）から送られる残すの２回
の割込確認信号ＩＮＴＡ の時に、予め設定されたコー
ル番地をデータバス（３）に出力するものである。なお
このようにカスケード接続の可能な割込コント０−ラ（
６）としては、インテル社の８２５９があり、ＣＰ Ｔ
Ｊ（ＩＡ）としては同社の８０８５がある。またこのＣ
ＰＵ（ＩＡ）と同じ機能を果たすものとして、同社の８
０８０Ａ、８２゜８．８゜２’ ｔ ｉｌｌ ４ ＠
ワ＃ ｆｃ ＣＰＵ ”ｔ、、／ニールがある。
ところで、かかる第２図の従来例システムにオフ・１い
ては、受け（＝１ける割込要求の個数が非常に多いので
、夫々の割込要求を処理するための割込処理プ０タラム
も膨大なものになってＣＰ Ｕ（ＩＡ）が直接アクｔス
できるメモリ空間内に細首らない場合が生じる。こうし
た場合にアドレス空間の重複する複数個のメモリバンク
を切換えて使用する方法があるが、割込みがかかる度に
その割込みを処理するための″ｊｏタラムが記憶されて
いるメモリバンクをＣＰＵ（ＩＡ）が選択する必侠があ
るのでＣＩ’１ｌ（ＩＡ）の負担が増えると共に、メモ
リバンクをノフつ択してバンクアドレスを切り換えるだ
めの′ｊｎ夕う □ムが別途必をになるという問
題があった。
ては、受け（＝１ける割込要求の個数が非常に多いので
、夫々の割込要求を処理するための割込処理プ０タラム
も膨大なものになってＣＰ Ｕ（ＩＡ）が直接アクｔス
できるメモリ空間内に細首らない場合が生じる。こうし
た場合にアドレス空間の重複する複数個のメモリバンク
を切換えて使用する方法があるが、割込みがかかる度に
その割込みを処理するための″ｊｏタラムが記憶されて
いるメモリバンクをＣＰＵ（ＩＡ）が選択する必侠があ
るのでＣＩ’１ｌ（ＩＡ）の負担が増えると共に、メモ
リバンクをノフつ択してバンクアドレスを切り換えるだ
めの′ｊｎ夕う □ムが別途必をになるという問
題があった。
本発ゆ」け従来例のこのような問題点を解決するためシ
て為されたものであり、マスク用の割込コシトローラに
カスケード接続されたスレーブ用の割込コントローラの
スレーブ識別コードをそのままバンクアドレスとして使
用することにより、メモリバンクの切換をスレーブ用の
各割込コントローラに対応させて行ない得るようにした
メモリバンクの割込連動切換回路を提供することを目的
とするものである。
て為されたものであり、マスク用の割込コシトローラに
カスケード接続されたスレーブ用の割込コントローラの
スレーブ識別コードをそのままバンクアドレスとして使
用することにより、メモリバンクの切換をスレーブ用の
各割込コントローラに対応させて行ない得るようにした
メモリバンクの割込連動切換回路を提供することを目的
とするものである。
以下本発明の構成を図示実施例について説明する。第３
図はメモリバンク切換回路（８）を有するマイク０コン
ピユータシステムの全体構成を示している。同図におい
て、（ＩＡ）はＣＰＵ、［９）はＲＯＭである。ＣＰ
Ｕ（ＩＡ）と名周辺装置とけアドレスバス（２）、デー
タバス（３）およびコントロールバス（ｌｔｉ）を介し
て接続されている。（１りはメモリバンク＜Ｍｎ）〜（
Ｍ２）を切換えＺ〕だめのバンクアドレス線である。
図はメモリバンク切換回路（８）を有するマイク０コン
ピユータシステムの全体構成を示している。同図におい
て、（ＩＡ）はＣＰＵ、［９）はＲＯＭである。ＣＰ
Ｕ（ＩＡ）と名周辺装置とけアドレスバス（２）、デー
タバス（３）およびコントロールバス（ｌｔｉ）を介し
て接続されている。（１りはメモリバンク＜Ｍｎ）〜（
Ｍ２）を切換えＺ〕だめのバンクアドレス線である。
り１，４図はメモリバンク切換回路（８）のブロック回
路図を示すものである。同図において、（６）はマスク
化の割込コントローラであり、端子ＳＰけＨレベルに設
定してカスケードバスＣ６〜Ｃｚ）ｊ用カ端子としであ
る。また（６ｏ）〜（６ｙ）ｉＪ：スレーづ用の割込］
シト０−ラであり、端子−’ｓ Ｐ−けＬしベルに設定
してカスケードバスＣ８〜ｃ２を入力端子きし７である
。
路図を示すものである。同図において、（６）はマスク
化の割込コントローラであり、端子ＳＰけＨレベルに設
定してカスケードバスＣ６〜Ｃｚ）ｊ用カ端子としであ
る。また（６ｏ）〜（６ｙ）ｉＪ：スレーづ用の割込］
シト０−ラであり、端子−’ｓ Ｐ−けＬしベルに設定
してカスケードバスＣ８〜ｃ２を入力端子きし７である
。
スｌ／−ブ用の割込］ントＤ−ラ（６ｏ）〜（６７）の
各割込入力ＩＲＯ〜ＩＲ７には機器０〜機器６３からの
割込要求信号が入力されており、゛ま／こ各割込］ント
Ｄ−ラ（ｆｉｎ） −（６７）からの割込信−’ｊ Ｉ
Ｎ Ｔは、マスク用の割込コント０−ラ（６）の各割
込入力Ｉ ＲＯ＾Ｉ Ｒ７に接続されている。したがっ
てスレーづ用の割込コシトローラ（６１）に割込要求信
号が入力さｉすると、マスク用の割込コン］・ローラ（
６）の割込人力Ｉ Ｉ＜ ｉにスレーブ用の割込コント
ローラ（６１）からの割込信号ＩＮＴが入力される。こ
れによってマスク用の割込］ンｔ−ローラｆ６）がらＣ
Ｐ Ｕ （ＩＡ）Ｆ］コントロールバスｌ［］）を介し
て割込イ＠４じＩＮＴが送出される。この割込信号ＩＮ
Ｔけデータセレクタ（１２）にも入力さねており、割込
動作時ｅ（−カスリードバスＣ１ｌ″Ｃ２の内容を′バ
ンクアドレスうツチ（＋ ＋Ｊ・に入力し、割込１１の
作詩でない通常時ｒ（おいて〜データバス（３）の内容
をバンクアドレスラッチ（１３１に入力するようにして
いる。すなわち、通常時においてメモリバンク（ＭＪ〜
（Ｍ、）のバンクアドレスを切り換えるときには、バン
クアドレスをデータバス（３）からデータセレクタ（１
２）を介してバシクアドしスラッチθ３ｓ Ｋ入力しテ
オリ、ＣＰ Ｕ（ＩＡ）がらのＩｌｏ ｗ ？シト信号
がオア回路（１４）を介してバンクアドレス５１υチ（
ＩＪ）に入力されたときにバンクアドレスをバンクアド
レスラッチ（１：（ｉにラッチするものである。捷され
たときに、カスケードバスＣ６−ｃ２のデータがバンク
アドレスとしてバンクアドレスラッチ（１３）にラッチ
されるものである。なお本実施例でけメモリバンク（八
１゜）〜（八１７）は８個しかないので、８ヒ・ントの
バンクアドレス醜（１りのうち、下位３ヒツトのみが使
用されているものである。
各割込入力ＩＲＯ〜ＩＲ７には機器０〜機器６３からの
割込要求信号が入力されており、゛ま／こ各割込］ント
Ｄ−ラ（ｆｉｎ） −（６７）からの割込信−’ｊ Ｉ
Ｎ Ｔは、マスク用の割込コント０−ラ（６）の各割
込入力Ｉ ＲＯ＾Ｉ Ｒ７に接続されている。したがっ
てスレーづ用の割込コシトローラ（６１）に割込要求信
号が入力さｉすると、マスク用の割込コン］・ローラ（
６）の割込人力Ｉ Ｉ＜ ｉにスレーブ用の割込コント
ローラ（６１）からの割込信号ＩＮＴが入力される。こ
れによってマスク用の割込］ンｔ−ローラｆ６）がらＣ
Ｐ Ｕ （ＩＡ）Ｆ］コントロールバスｌ［］）を介し
て割込イ＠４じＩＮＴが送出される。この割込信号ＩＮ
Ｔけデータセレクタ（１２）にも入力さねており、割込
動作時ｅ（−カスリードバスＣ１ｌ″Ｃ２の内容を′バ
ンクアドレスうツチ（＋ ＋Ｊ・に入力し、割込１１の
作詩でない通常時ｒ（おいて〜データバス（３）の内容
をバンクアドレスラッチ（１３１に入力するようにして
いる。すなわち、通常時においてメモリバンク（ＭＪ〜
（Ｍ、）のバンクアドレスを切り換えるときには、バン
クアドレスをデータバス（３）からデータセレクタ（１
２）を介してバシクアドしスラッチθ３ｓ Ｋ入力しテ
オリ、ＣＰ Ｕ（ＩＡ）がらのＩｌｏ ｗ ？シト信号
がオア回路（１４）を介してバンクアドレス５１υチ（
ＩＪ）に入力されたときにバンクアドレスをバンクアド
レスラッチ（１：（ｉにラッチするものである。捷され
たときに、カスケードバスＣ６−ｃ２のデータがバンク
アドレスとしてバンクアドレスラッチ（１３）にラッチ
されるものである。なお本実施例でけメモリバンク（八
１゜）〜（八１７）は８個しかないので、８ヒ・ントの
バンクアドレス醜（１りのうち、下位３ヒツトのみが使
用されているものである。
しかして、ＣＰ Ｕ（ＩＡ）はマスク用の割込コントロ
ーラ（６）から割込信号ＩＮＴを受は収ると、割込処理
用のりづルーチンのコール命令とコール番地とをロード
するために、割込確ａ、ｅ信号Ｉ ＮＴ Ａｉ３回出力
出力。１回目の割込確認信号ＩＮＴＡ＝’、・受は収る
と、マスク用の割込コントローラ（６）嬬データバス（
３）上にサブルーチンのコール命令を・出力する。この
サブルーチンの〕−ル命令は、インテル社の８０８０や
８０８５の場合、１６進数の＄ＣＤであり、したがって
データバスｆ３１１ｃけ１１１ｏ ｏ １１０１−１の
８ヒツトの１へ］−ドが出力されるものである。またこ
の古きマスク化Ｊの割込コツト０−ラ（６）は、ノコス
ケートバスＣ３−ｃ２に割込髪求が受は伺けられたスレ
ーブ用の割込コントローラ（６ｏ）〜（６，）を識別す
るためのスＬ／ ＴＪ識別コードを出力するものであ
る。そして２回目の割込確認イｈ号ＩＮＴＡがＣＰ Ｕ
（ＩＡ）から出力されると、スレーづ識別コードにより
選択されたスし−づ用の割込コツト０−ラ（６ｏ）〜（
ｔ＋ｙ）から］−ル命令のオベラシドとなるサブルーチ
ンの］−ル俗地の下位８ヒツトがデータバス（３）Ｋ出
方され、°また３同目の割込確？ａ （ｉｔｔＪ ＮＴ
ＡがＣＰ ｔＪ（ＩＡ、）から出方されると、上記スレ
ーブ識別コードにより選択さｔ１たスレーブ用の割込コ
ント０−ラ（６ｏ）〜（６７）からすづルーチシの］−
ル缶地の上位８じ・リドがデータバス（３）に出力され
る。これによってＣ）’Ｕ（ＩＡ）は各割込確認信号に
対応する割込処理サブルーチンを実行するものである。
ーラ（６）から割込信号ＩＮＴを受は収ると、割込処理
用のりづルーチンのコール命令とコール番地とをロード
するために、割込確ａ、ｅ信号Ｉ ＮＴ Ａｉ３回出力
出力。１回目の割込確認信号ＩＮＴＡ＝’、・受は収る
と、マスク用の割込コントローラ（６）嬬データバス（
３）上にサブルーチンのコール命令を・出力する。この
サブルーチンの〕−ル命令は、インテル社の８０８０や
８０８５の場合、１６進数の＄ＣＤであり、したがって
データバスｆ３１１ｃけ１１１ｏ ｏ １１０１−１の
８ヒツトの１へ］−ドが出力されるものである。またこ
の古きマスク化Ｊの割込コツト０−ラ（６）は、ノコス
ケートバスＣ３−ｃ２に割込髪求が受は伺けられたスレ
ーブ用の割込コントローラ（６ｏ）〜（６，）を識別す
るためのスＬ／ ＴＪ識別コードを出力するものであ
る。そして２回目の割込確認イｈ号ＩＮＴＡがＣＰ Ｕ
（ＩＡ）から出力されると、スレーづ識別コードにより
選択されたスし−づ用の割込コツト０−ラ（６ｏ）〜（
ｔ＋ｙ）から］−ル命令のオベラシドとなるサブルーチ
ンの］−ル俗地の下位８ヒツトがデータバス（３）Ｋ出
方され、°また３同目の割込確？ａ （ｉｔｔＪ ＮＴ
ＡがＣＰ ｔＪ（ＩＡ、）から出方されると、上記スレ
ーブ識別コードにより選択さｔ１たスレーブ用の割込コ
ント０−ラ（６ｏ）〜（６７）からすづルーチシの］−
ル缶地の上位８じ・リドがデータバス（３）に出力され
る。これによってＣ）’Ｕ（ＩＡ）は各割込確認信号に
対応する割込処理サブルーチンを実行するものである。
そしてこのとき、バンクアドレス線ｆ１１）上には、マ
スク用の割込コントローラ（６）からカスケードパスＣ
ｏ、−Ｃ，に送出されるスレーづ識別コードがバンクア
ドレスうツチ０３Ｊによりそのままラッチ出力されてい
るので、割込ｍｌ？／ト０−ラ（６１）に割込確認信号
が入力されて割込みが発生した場合には、バンクメｔす
（λｆｉ）が自動的に選択されるようになっている。
スク用の割込コントローラ（６）からカスケードパスＣ
ｏ、−Ｃ，に送出されるスレーづ識別コードがバンクア
ドレスうツチ０３Ｊによりそのままラッチ出力されてい
るので、割込ｍｌ？／ト０−ラ（６１）に割込確認信号
が入力されて割込みが発生した場合には、バンクメｔす
（λｆｉ）が自動的に選択されるようになっている。
本発明は以上のように構成されており、ＣＰＵがアクセ
スする同一のアドレス空間に重複して接続された複数個
のメモリバンクと・ＣＰＵの割込入力に接続され、割込
発生時にＣＰＵに割込信号を・入力し、ＣＰＵからの割
込確認信号の受信時にＣＰＵのデータバス上にサブルー
チンのコール命令を出力するマスク用の割込］シトロー
ラと、マスク用の割込コント０−ラの複数個の割込入力
に割込発生時にマスタ用の削込コント□−ラに割込１ｇ
号を入力し、マスク用の割込コント０−ラから出力され
るスレーブ識別コードが自己のコードと一致したときに
、上記コール命令に続けて各割込入力に対応する割込処
理用のサブルーチンの］−ル瞥地をＣＰ Ｕのデータバ
ス上に出力する複数個のスレーブ用の割込コント０−ラ
と、ＣＰＵからの割込確認信号の受信時に上記スレーブ
識別コードをラッチしてメモリバンクのバンクアドレス
線に出力するバンクアトしスラ・ソチとを有するもので
あるから、マスク用の割込コントローラがスレーブ用の
割込コントローラを選択するために使用されるスレーブ
識別コードをそのままメモリバンクのバンクアドレスと
して使用することができ、したがって割込みがかかる度
にその割込みを゛処理するだめのプロクラムが記憶され
ているメｔリバｙりをＣＰＵＫよって選択する必をニ全
くなくなり、こｈＫよっ７ＣＰＵの負担を低減すること
ができると共に、メモリバンクのバンクアドレスを割込
☆求信号に応じて切り換えるための１１ＬなづＯタラム
を作成する必要がなくなるという利点があり、またＣ
Ｐ ［Ｊからの割込確認信号の受信時においてスし一プ
識別コードをバンクアドレスうツチにう・ソチするよう
にしたから、割込みが発生してもＣＰＵが割込禁止状態
で割込確認信号を送出しなかった場合にはメモリバンク
のバンクアドレスが不用意に切り換わることを防止する
ことができるという利点がある。
スする同一のアドレス空間に重複して接続された複数個
のメモリバンクと・ＣＰＵの割込入力に接続され、割込
発生時にＣＰＵに割込信号を・入力し、ＣＰＵからの割
込確認信号の受信時にＣＰＵのデータバス上にサブルー
チンのコール命令を出力するマスク用の割込］シトロー
ラと、マスク用の割込コント０−ラの複数個の割込入力
に割込発生時にマスタ用の削込コント□−ラに割込１ｇ
号を入力し、マスク用の割込コント０−ラから出力され
るスレーブ識別コードが自己のコードと一致したときに
、上記コール命令に続けて各割込入力に対応する割込処
理用のサブルーチンの］−ル瞥地をＣＰ Ｕのデータバ
ス上に出力する複数個のスレーブ用の割込コント０−ラ
と、ＣＰＵからの割込確認信号の受信時に上記スレーブ
識別コードをラッチしてメモリバンクのバンクアドレス
線に出力するバンクアトしスラ・ソチとを有するもので
あるから、マスク用の割込コントローラがスレーブ用の
割込コントローラを選択するために使用されるスレーブ
識別コードをそのままメモリバンクのバンクアドレスと
して使用することができ、したがって割込みがかかる度
にその割込みを゛処理するだめのプロクラムが記憶され
ているメｔリバｙりをＣＰＵＫよって選択する必をニ全
くなくなり、こｈＫよっ７ＣＰＵの負担を低減すること
ができると共に、メモリバンクのバンクアドレスを割込
☆求信号に応じて切り換えるための１１ＬなづＯタラム
を作成する必要がなくなるという利点があり、またＣ
Ｐ ［Ｊからの割込確認信号の受信時においてスし一プ
識別コードをバンクアドレスうツチにう・ソチするよう
にしたから、割込みが発生してもＣＰＵが割込禁止状態
で割込確認信号を送出しなかった場合にはメモリバンク
のバンクアドレスが不用意に切り換わることを防止する
ことができるという利点がある。
第１図は従来例の５０９９図、第２図は他の従来例の′
：５ｏ・νり図、１８図は本発明の一実施例の５０９９
図、第４図は同上の要部プロ・νり図である。 ｆｌＪ（ＩＡ）ｔｊ： ＣＰ Ｕ、（３）ハデータパス
、（６１（６ｏ） ・−（６ｙ） ＃′１割込コント０
−ラ、（１すはバンクアドレス線（１，１はバンクアド
レスラッチ、ＩＲＯ〜ＩＲ７＃′ｉ割込入力、（八ｌｎ
） ” （Ｍｙ） Ｉｆ′ｉメモリバンク、ｃｏ−ｃ２
はカスケードバスである。 化３１人 弁理士 石 出 長 七
：５ｏ・νり図、１８図は本発明の一実施例の５０９９
図、第４図は同上の要部プロ・νり図である。 ｆｌＪ（ＩＡ）ｔｊ： ＣＰ Ｕ、（３）ハデータパス
、（６１（６ｏ） ・−（６ｙ） ＃′１割込コント０
−ラ、（１すはバンクアドレス線（１，１はバンクアド
レスラッチ、ＩＲＯ〜ＩＲ７＃′ｉ割込入力、（八ｌｎ
） ” （Ｍｙ） Ｉｆ′ｉメモリバンク、ｃｏ−ｃ２
はカスケードバスである。 化３１人 弁理士 石 出 長 七
Claims (1)
- （１）ＣＰＵがアクセスする同一のアドレス空間に′Ｉ
ＩＬ複して接続された被数個のメモリバンクと、ＣＰ
ｔＪの割込入力に接続され、割込発生時にＣＰＵに割込
信号を入力し、ＣＰＵからの割込確認信号の受信時にＣ
ＰＵのデータバス上Ｋｔｊブルーチンのコール命令を出
力するマスク用の割込コント０−ラと、マスク用の割込
コント０−ラの被数個の割込入力に夫々接続され、夫々
に複数個の割込入力を有し、割込発生時にマスク用の割
込〕ント〇−ラに割込信号を入力し、マスク用の割込コ
ントローラから出力されるスレーブ識別コードが自己の
コードと一致したときに、上記コール命令に続けて各割
込入力に対応する割込処理用のサブルーチンのコール帯
地をＣＰＵのデータバス上に出力する複数個のスレーブ
用の割込コントローラと、ＣＰＵからの割込確認信号の
受信時に上記スレーブ識別コードをラウチしてメモリバ
ンクのバンクアドレス線に出力するバンクアドレスラツ
チとを有して成るこＬ′ｆｒ：ｖｊ徴とするメモリバン
クの割込連動切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15991082A JPS5949649A (ja) | 1982-09-14 | 1982-09-14 | メモリバンクの割込連動切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15991082A JPS5949649A (ja) | 1982-09-14 | 1982-09-14 | メモリバンクの割込連動切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5949649A true JPS5949649A (ja) | 1984-03-22 |
Family
ID=15703831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15991082A Pending JPS5949649A (ja) | 1982-09-14 | 1982-09-14 | メモリバンクの割込連動切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949649A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007230595A (ja) * | 2006-02-28 | 2007-09-13 | Yoshino Kogyosho Co Ltd | 液体塗布容器 |
| US7416360B2 (en) | 2003-12-02 | 2008-08-26 | Tokiwa Corporation | Container with applicator |
| WO2018235830A1 (ja) * | 2017-06-20 | 2018-12-27 | 日本精工株式会社 | ステアリング装置及び中間シャフト |
-
1982
- 1982-09-14 JP JP15991082A patent/JPS5949649A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7416360B2 (en) | 2003-12-02 | 2008-08-26 | Tokiwa Corporation | Container with applicator |
| JP2007230595A (ja) * | 2006-02-28 | 2007-09-13 | Yoshino Kogyosho Co Ltd | 液体塗布容器 |
| WO2018235830A1 (ja) * | 2017-06-20 | 2018-12-27 | 日本精工株式会社 | ステアリング装置及び中間シャフト |
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