JPS59501083A - 直接デジタル制御装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 直接デジタル制御装置 技術分野 この発明はコンピータ化されたノロセスの監視および制御方式に関し、さらに詳 細には、建築物用加熱、通気および空気調和方式に対して制御およびエネルギ管 理機能を与えるための低レベル・フィールド・プログラマブル・マイクロゾロセ ッサを用いたシステムコントローラに関するものである。

背景技術 建築物の環境制御方式においては、建築物の居住者に最良の快適性を与えるとと もにエネルギの節約を図るために、一般にＨＶＡＣ装置と呼ばれている遠隔配置 の加熱、通気および空気調和装置を中央ステーションに接続するための自動化さ ｈた回路網が広く用いられている。この種の回路網は、バスによって低レベルユ ニットに連結される主コンビーータで構成されるものであり、そのような回路網 を形成するために階層構造が用いらり、る。上記バスは専用のものであってもよ くあるいは電話通信または電力伝送のような他の目的のために同時に用いら力る 導線で構成さねでもよい。制御および監視用データの処理および指令信号の発生 等のためには、多数の遠隔装置ユニットに対して迅速かつ正確にサービスしうる コンピュータを用いるのが有利である。たとえば、加熱、通気および空気調和方 式では、空気処理ユごノドにおける空気の流れおよび流体の流れを制御するため のダン・ぐおよび弁作動体の位置を監視しかつ調整するため、および温度および 湿度センサの信号値を監視しかつそれらの設定点を調整するために６、コンビコ ータが用いられている。一般に、この種の方式は、表示および゛マニーアルコン トロール機能ならびに演算および指令発生能力を有する中央処理装置として、主 コンピー−りを用いる。寸だ、その中央処理装置は、たとえば、夜間や週末時に おける事務所内の温度設定のようなエネルギ管理機能を与えるとともに、全負荷 需要を制限するために、比較的複雑なプログラム言語で構成されたコンピュータ ・ソフトウェア・プログラムのライブラリを備えている。それらの中央処理装置 は一般にヘッドエンド・ユニットと呼ばれており、建築物オートメ−／コンシス テムにおける一次のすなわち最高の階層レベルにおいて接続される。このような ヘッドエンド・ユニットは、建築物システム内の数百または数千もの個々のデー タ点を制御および７才たは監視するようになされていることが多い。そのような データ点の例としては、ダン・やおよび弁の位置決めに用いられる作動体の位置 や、それらのパラメータに関するフィードバック・データを与えるために用いら れる温度および湿度センサの出力信号がある。建築物環境の制御に有用な公知の ／ステムオたはサブ／ステムが米国特許第３４００３７４号、第３８４．５４７ ２号、第４０４２’７８０号および第４１５９４７０号に示されている。

中央処理装置に加えて、上記自動化された回路網は、そうでない場合にはヘッド エンド・ユニットによって実施される必要のあるある種の仕事を実施するために そのヘッドエンド・ユニ、トに接続された複数の二次の階層レベルのデータ処理 装置を用いることが多い。−例として、データ処理装置は、データ点およびヘッ ドエンド・ユニット間の信号経路に対する情報チェック機能を発揮しうる。この 種のデータチェックは、たとえば、アラーム信号の検知または予め定められた値 を超える（ＦＡ度変化の検知を含みうる。

各データ処理装置は、アナログ・デジタル信号および限定された処理機能を実施 するために接続された複数の三次の階層レベルのフィールド処理ユニットを有し うる。各フィールド処理ユニットには、通常、それに比較的接近して、比較的少 数の個々のデータ点を有する１捷たは２つの組の装置が接続される。そのような 装置の例としては、空気処理装置や水冷却器がある。バリアント・フィールＦ処 理ユニットハ、タトエハ、ヘッドエンド・ユニットがディスエイプルされた場合 あるいは・・スライン障害の場合にのみアクティブ状態になるデフオールド・・ ぐラメータを有するソフトウェア・プログラミングを含んでいるという点で、限 定されたスタンド・アロン能力を有している。

フィールド処理ユニットによって監視されかつ制御されるべき幾つかの種類の環 境装置のうちの１つである空気処理装置は、空気調和された空間に対する空気流 を制御するため、および上記空間内に導入される空気の温度を調節するためにダ クトと、そのダクト内に配置された加熱および冷却用コイルを含む。空気処理装 置は通常、上記空気調和された空間へのおよびその空間からの外気の流れを制御 するだめの空気圧によりまたは電気的に作動体により動作されるンヤノタ捷たは ダンノＰを用いる。

上記加熱および冷却用コイルへの流体の流れを制御するために用いられる弁の操 作のために他の作動体が設けられる。フィールド処理ユニットからのデジタル信 号はそれらの作動体を直接駆動することができない場合が多いので、各空気処理 装置の近傍に、独立の電力増幅、および／または信号変換機器インターフｔ−ス ・ぐネルを設ける必要がありうる。それらのインターフェースノＰネルは関連ｌ −だフィールド処理ユニットからデジタル信号を受信しかつそれに応答して、ダ ン・ｊ？ｉたは弁に機械的に連結された作動体を位置決めするのに十分なだけ高 いレベルの空気圧力または電力を与える。建築物内の空間を空気調和させるため の典型的な空気処理装置の一例が米国特許第４２６３９３］号に示されており、 才だ、空気処理装置のダン・ぐに機械的に連結ばれる空気圧作動体を制御可能に 位置決めするための装置が米国特許第４２６］５０９号に示されている。

上述の型式の方式が広く用いられているが、それらの方式にはある種の難点があ る。特に、ヘッドエンド中央処理装置が周期的な故障が生じることがありうる。

上述した種類の故障の場合には、建築物システム全体重たはそれの主要な部分が ディスエイプルきれることになりうる。きらに、パスラインの完全性または利用 可能性が、大気による電気的妨害や、ＨＶＡＣ機器制御システムに関連なく接続 された装置の故障、物理的破損等によって損々われることかありうる。低レベル ＨＶＡＣ制御およびエネルギ管理装置が、装置の故障によりあるいは制御方式の 設計に基因して、独自で存立しえず、すなわちヘッドエンド・ユニットが存在し なければ動作することができず、しかも最適状態でそれらの機能を連続的に発揮 できない場合には、居住者が不快感を覚えるとともに、エネルギの損失が生ずる ことになりうる。たとえば、そのようなデータ処理装置は、受信きれた信号情報 内のアラーム信号や他のデフメールト信号を検知するためおよびそれらの信号を ヘッドエンド・ユニットに通信するためには有用であるが、反復的、アルゴリズ ム的に情報を処理すること、および指令またはそれにもとづ〈他の信号を発生す ることができない場合が多い。上述した型式のフィールド処理ユニットは、スタ ンドアロン・モードで最適制御機能を連続的に発揮するためのあるいは局部的に 変化する環境条件の要求を満足するようにプログラム・ルーチンの一面をローカ ルオペレータが選択しかつ修正できるようにするだめの単一の捷たは選択可能な ライブラリィ配列のコンピュータ・プログラムを含んでいないので、用徐が限定 される。公知の型式のフィールド処理ユニットは、スタンドアロン・モードで動 作している場合、ヘッドエンド・ユニットに関連した装置の故障によって、制御 能力が低下きれることが多いという他の難点を有している。すなわち、公知のフ ィールド処理ユニットは、最適エネルギ管理および居住者快適性のための位置を 監視しかつ制御することを続けないで、作動体位置を故障の直前に存在した設定 値に保持するように々されている。

ヘノ１８エンド・データ処理ユニットｔ＊はフィールｌ’　処理ユニットに組込 捷れるコンピュータ・７０ログラミングは、通常、それを修正するためには、高 度の教育訓練を受け、熟練した７０ログラマのザービスを必要とする比較的複雑 なフォーマットで構成される。従って、比較的教育朗１練の足りないユーザが、 プログラムに設定されたデータを変更して、その方式を変更された要件に適合さ せようとしても、それは困難ないしは不可能である。

既知の型式の方式のさらに他の難点は、通常、個々のデータ点に二重のセンサを 必要とする点である。たとえば、空気処理装置の空気インターフェース・・ぐネ ルは、温度に関係した情報をそれに比例する圧力信号の形で与えるために、空気 ダクト内に温度フィードバック・センサを配置することを必要としうる。その空 気インターフェース・がネルはフィールド処理ユニットから受取った温度設定点 圧力信号を、温度センサから受取った圧力信号と比較し、アナログ・アルゴリズ ムを実行することにより情報を処理し、かつ誤差が存在するか否かに応じてダン ・ぐ位置を選択的に変更する。他方、ヘッドエンド中央処理装置に温度フィード バックを力えて確立でれたエネルギ管理機能を発揮するために、温度に比例した 電圧信号を発生するセンサを空気ダクト内に配置する必要がある。

局部的に選択可能で、ニーモニノク・コード化はれたコン♂−−タゾログラムの ルーチンを有しており、それらのルーチンのアスにクトについてのオペレータに よる変更を可能にし、情報の低レベル分散処理のために中央処理装置、フィール ド処理ユニットおよび機器インターフェース・・ぐネルのある種の機能を組合せ 、連続的なスタンド・アロン最適制御およびエネルギ管理機能を発揮し得、デジ タル・アルゴリズム実行および作動体の直接デジタル制御をなし得、かつセンサ を二重に配置する必要をなくするデジタル・マイクロプロセッサを用いた制御お よびエネルギ管理／ステムは、従来技術に比較して大きな進歩である。

発明の開示 一般に、本発明の低レベル・マイクロ７０ロセノサを用いたシステムコントロー ラは、このコントローラに規制きれた電力源を与えるだめの電力供給手段を具備 している。フィールド・グロクラマブル・プロセッサ装置はフィールド・インタ ーフェース装置ニある種のプログラム・ルーチンを転送するとともに、そのフィ ールド・インターフェース装置からステータス信号を受取り、かつこの処理装置 の読取り専用メモリ（ＲＯＭ）内に存在する二−モニノク・コード化はれたルー チンのライブラリィから選択これたコンピュータ・フ０ログラム・ルーチンに従 って上記の信号に関する制御およびエネルギ管理のアルゴリズムを反復的、デジ タル的に実行する。上記処理装置は、フィールド・インターフェース装置にプロ グラムきれたデータおよびインクリメンタルなボッ７ヨン・チェンノ指令信号を 転送し、そのフィールド・インターフェース装置がト記処理装置のデータ・ペー スを周期的に更新し、その処理装置および遠隔のデータ点から受取った信号を分 析１〜かつ調整し、それらのデータ点を選択的に直接制御する。上記処理装置に は、選択きれた／ステム動作機能を表示しかつ調節するために、情報表示手段を 有する操作パネル装置が連結σれている。

軽重し７い実施例においては、上記電力供給手段は、交流入力電力を受取りかつ 調節するだめのライン電源サブアセンブリと、選択ｄｈだ電圧において調整てれ た直流回路を与えるための調整てハた電源アセンブリを具備している。上記ライ ン電源ザブアセンブリは　電力接続のためのりでフ０タクルと、不要の電気ノイ ズを除去することにより電力を調節するだめのフィルタと、上記ライン電源ザブ アセンブリをたとえば電圧２４０■、２２０Ｖ捷たは１２０Ｖ、周波数５０捷た は６０　Ｈｚのような種々の交流入力電圧に適合きせるように接続しなおすこと のできる入力巻綾部分を有するライン・トランスフメーマを具備している。

上記調整きれた電源アセンブリは、複数のレギュレーカ回路を具備しており、好 ましい実施例では、この電源アセンブリは、プロセッサに設けられたランダムア クセス・メーモリ（ＲＡＭ’）と同期用クロック回路とを駆動するためのメモリ ・サプライ回路を含む７個のレギ３レータ回路を具備する。停電時に上記ＲＡＭ のある部分をプログラムし直しかつクロック回路の部分をリセットする必要をな （することが好ましく、従って、上記調整された電源アセンブリは停電時に数時 間上記の機能を保持するための予備蓄電池をも具備している。上記調整された電 源アセンブリの一部分が、大きい不要直流ノイズを発生しうる電気的に絶縁され たＶＭＯＳトランジスタに接続されているので、この予備電源はメインレギュレ ータ・サブアセンブリから絶縁されると七が好ましい。所望の絶縁は、ロソノク ・サグライ回路のうちの１つのスイッチング・インダクタ上に配設された絶縁巻 線によって与えられる。

上記マイクロプロセッサを用いたフィールド・プログラマブル処理装置は、デー タ・メツセージを受取り、制御およびエネルギ管理のアルゴリズムを連続的にデ ジタル的に実行し、デノタル化されたアナログ量および指令メツセージを含む２ 進化データ・メツセージをフィールド・インターフェース装置におよび必要に応 じてヘッドエンド・コントローラに伝送するためのデータ処理能力を有Ｌ７てい る。アナログ値を表わすメソセー・ゾは・やルス幅変調された型式のものである ことが好ましく、他方、２進化メノセーノは高電圧／低電圧型式のものであるこ とが好ましい。このような制御アルゴリズムは、フィールド・データ点の所望の 条件とそれの実際の条件との比較、それ間のエラーの決定、その点におけるフィ ールド機器の位置を調節するためのデジタル指令信号の発生を許容する。受取ら れるデータメツセージは、たとえば、空調された室内の温度捷たは湿度値に関す る信号を含み得、他方、送り出されるメツセージは作動体または弁のようなフィ ールド機器の新しい位置への移動を行なわせるための指令信号を含みうる。

プロセッサにより送り出される他の型式のメツセージは、上記空調これた室内に 人間がいない時間のあいだのエネルギ節約を図る目的のために、温度の設定点の 変化に関連した、あるいは１またはそれ以上のフィールド・データ点における座 標的な、位相的な出力削減または機器の非作動に関連したメツセージを含みうる 。

上記処理装置はほぼ８０８８型マイクロゾロセツサのように設計されることが好 ましく、かつ制御およびシステム・エネルギ管理のアルゴリズムを実行するため に、３個までの８０４１Ａ／８７４１Ａ型単−チソノ周辺ノロセッサ、８にバイ トのスタティックＲＡＭ。

合計３２にバイトの読出専用メモリおよびまたはプログラマブル読出専用メモリ （ＲＯＭ／ＦＲＯＭ）とインターフェースする要素を含んでいる。たとえばダン ／Ｊ作動体の位置のようなフィールド・データ点における機器の所望の条件をそ の機器の実際の条件と数学的に比較するために、ゾロセッサ・プログラム内にデ ジタル的に実行される制御アルゴリズムが与えられる。このアルゴリズムはそ八 ら両条件間のエラーの大きざおよび極性を決定しかつそのエラーを許容範囲に軽 減きせるかあるいはそれを完全に除去するように上記フィールド・データ点の条 件を調節するための・ぐルス幅変調信号を発生させる。比例積分型のアルゴリズ ムが好ましいが、比例および比例積分微分型アルゴリズムを単独であるいは組合 せて用いてもよい。エネルギ節減を図るように動作ノ（ラメータを調節するため に、デジタル的に実施されるエネルギ管理アルゴリズムが同様に与えられる。こ のようなアルゴリズムは、たとえば実際のおよびセットバック温度点、日時に関 連した／’Ｐラメータをしんしゃくする。そのような・やラメータの１つの例と しては、通常就業時間のあいだだけ人間が存在する空調された室内の温度がある 。室内温度は、エネルギ節約のために、夜間、週末、休日時には大きく低下これ うる。コントローラに接続されたフィールド・データ点の帯域内における需要負 荷制限のためにもアルゴリズムが与えられうる。そのようにすると、優先度の低 い機器のエネルギ消費率が選択的に軽減され、それにより全エネルギ消費率が上 記帯域内に制限されうる。

上記複数の周辺プロセッサはマスター周辺ゾロセッサを具備しており、このマス ター周辺ノロ゛セッサは、主ゾロセッサから第１指令メツセージを受取りかつマ スター周辺ノロセノザ内に存在するコンピユータ・プログラムによって確立され た予め定められたプロトコールに従ってフィールド・インターフェース装置への 第２指令メノセーノの信号伝送を生じきせるようになされている。

第１周辺プロセッサはデータ交換エントリーと主ゾロセッサおよび操作・ぐネル 装置間の更新を与え、一方、オゾゾヨナルな第２周辺プロセッサはヘッドエンド ・ユニット内に配置された遠隔設置のプロトコールに対してスレーブ通信）０ロ トコール関係をもって構成きれうる。それによって、上記第２周辺プロセッサは 、主プロセツサと、建築物内のマルチゾル・データゾーンを制御するだめの回路 網に配置されたヘッドエンド・ユニットとの間のデータ交換を可能にする。上記 第】周辺プロセッサは、処理装置の一部分を構成しているが、操作・ぐネルに対 して直接機能関係を有しているから、その操作パイ、ルの構成要素であることが 軽重しい。このような構成にすることによって、処理装置の物理的寸法を大幅に 減寸できる。

前記マイクロゾロセッサを用いたフィールド・インターフェース装置はアナログ および２進化フィールド点とインターフェースすることができ、かつそれは、処 理装置からのダウンロードされたプログラム・データを受取りかつ記憶するため 、処理装置からおよび遠隔の機器データ点から受取られた他の信号を解析しかつ 条件づけするため、およびそれらのデータ点に送られるパルス幅変調これた型式 のあるいは二進型式の制御信号を条件づけするために設けられる。フィールド・ インターフェース装置の構成はアナログ・セクション、２進化セクション、通信 セクション、内部ゾロセノソング・セクション、およびクロック発生セクション を具備していることが軽重しい。

前記アナログ・セクションは、複数のアナログ入力点、マルチプレックス・セク ション、増幅セクション、およびアナログ・デノタル変換セク７ヨンを具備して いる。マルチプレックスはある程度の電力節減のためおよび／ステムコスト低減 のために与えられるものであり、他方、増幅セクションは、最小がら最大１でで 約０９ホ゛ルトから１．７ボル）１での電圧範囲を有しうる温度センサからの入 来データ点信号を、それらの信号が好ましい実施例でばＯ〜５けボルトである全 アナログ・デジタル変換範囲によって表わζｆ＋うるように、条件づけする。非 線形の電圧・温度関係を与える温度検知器を用いてもよいが、その場合には、コ ントローラ・マイクロコンピー−りを、それが高次の多項式を反復的に解くよう に、プログラムする必要がある。従って、たとえばニッケルワイヤ・センサのよ うな温度センサからの電圧信号が分圧回路を組込むことによって線形化これるこ とが好ましい。このように線形化しかつ条件づけすること拠より、より簡単なデ ータ変換アルゴリズムを利用することができる。アナログ・セクションのアナロ グ入力点に接続きれるのに適合したアナログ型式のフィールド機器の例としては 、作動体に連結きれたフィードバック、ポテンコンタクト・ステータス、パルス ・レートおよびノクルス数ヲ感知するため、およびフィールド・データ点を制御 するために２進化セクシヨンが設けられ、この２進化セクシヨンは複数の久方お よび出力を有しており、それらのうち出力はリレー、作動体およびスイッチの直 接デジタル制御を行なうようにゾログラム芒れる。

−に記２進化セクションに対するｉＱ御機能は、処理装置におりでコントローラ に導入でれかつフィールド・インターフェース装置にダウンロードされてそのフ ィールド・インターフェース装置の２進化人力／出力マイクロプロセノザに存在 するコン％、−タ・プログラムに従って実施でれる。２進化セクションに接続て れるのに適合した二進型式のフィールド７機器の例としては、マルチ・ポノンヨ ンを有する電気スイッチや、周波数が流体の流速を表わす電気的・ぐルス信号を 発生する流量側がある。他の例としては、リレー、作動体、信号ランプがある。

前記通信セクションは、プロセッサのマスター周辺プロセッサとの通信を助長す る通信マルチドロノブ・プロトコールを実施するものであり、この通信セクショ ンにおける第１クロック発生器は、２進化セクシヨンならびに通信セクションの 同期機能のために設けられている。ざらに、上記通信セクションは、シリアル通 信シ゛ステムによって他の遠隔フィールド・インターフェース装置とインターフ ェースされうる。このようなシステムの例としては、周波数偏移キーイング・モ デム・セクションあるいは電話線を用いた４相偏移キーイングがある。

前記内部処理セクションは、プログラム・メモリおよびデータ・ベース・メモリ 能力を与えるＲＯＭおよびＲＡＭセクションとともに、制御および算術演算ゾロ グラム・ソフトウェアを具備している。この内部処理セクションは、アドレス／ データ・バスからのデータあるいはプログラム型式の外部アドレスのビットをデ マルチルックスするだめのアドレノス・ラッチを具備している。

内部処理セクションおよびアナログ・セクションの同期機能のために第２クロッ ク発生器が設けられており、この場合、プログラムが実行しないかあるいけ間違 った状態で実行する場合に、−ｅノー・オン・リスタート・ノーケンスを開始き せる。

前記／ステム・コントローラは、選択されたシステム動作パラメータを表示しか つ調整するために処理装置と協働する操作・モネル装置を具備している。好まし い実施例では、操作パネル装置の構成は、入出力制御を与えるための第１周辺７ ’ｏセノザ、バッファ・ステー人所望の視覚表示を発生するための表示ステー人 オペレータがある種の／ステム動作・ぐラメータを映出するために調整または選 択できるようＶＣｌ、たキーボード・・ぐネルを具備している。第１周辺７’ｏ セノザは、マスク・プロセッサからプログラム・ブータラ受取るが、そのデータ はコントローラ７７）オペレータにより使用きれるように定義されかつ発光ダイ オード表示機能に関係づけられており、他方、第１周辺７０ロセノサからマスク ・プロセッサに伝送されるデータはキーボードおよびマルチプレ。

クス機能に関係している。処理装置により受取られるクロック信号は容量放電の ためにバッファーされ、それにより十分な電圧レベルの信号を確保する。その信 号は、ダーリントン・トランジスタバッファ・ステージに送られて、オにレータ に知らせるために複数の数字および発光ダイオード（ＬＥＤ”）照明された点に おいて所望の表示を発生する。それらの表示は部品点数の減少フチょびそれに伴 なうコスト低減のために迅速にマルチプレツクスされると同時に、連続的に照明 でれた表示装置のオペレータに視認させる。キーボード・パネルは、読取られる べきデータ点値を選択するため、および処理装置のＲＯＭおよびＲＡＭ部分に存 在するルーチンのライブラリから選択はれかつその処理装置のマスク・プロセッ サを通じてアクセスき、れるゾログラム・ルーチ／によって許容はれるようにあ るデータ点の設定を調節するためのマ）　ｌ）クス配列をなして構成された複数 のキー・ぞノド・スイッチを具備している。このようにして構成でれかつ配列て れた場合、操作・モネルは、オペレータがシステム・コントローラからの情報を 質問しかつ受取れるようにし、かつたとえばランプおよび照明てれる数字指示器 の自己検査、ならびに種々のフィールド・デ゛−タ点の状態に関してオにレータ に指令する。これによって、操作パネル装置は、キーボード・エントリー読込み 、表示およびデータ更新、操作・ぐネルおよび処理装置間の整然とした通信に関 係した機能を実施する。１だ、この操作パネル装置は、フィールド点動作、デー タ信頼性およびシステム・アラームに関する情報を与えるとともに、アラームお よびオーバーライドの解除を許容する。

システム・コントローラは、それの内蔵フィールド・インターフェース手段に接 続でれた複数のフィールド点を、スタンドアローン・モードで連続的に監視しか つ制御することができるが、階層回路網を形成するためにヘッドエンド・ユニッ トに結合されかつそのヘッドエンド・ユニットと通信しうる能力をコントローラ に設けることが必要に応じて望寸しい場合がありうる。従って、コントローラ・ プロセッサは、必要に応じて、第２周辺ノロセッサと、システム・コントローラ およびヘッドエンド・ユニット間ノ通信を行なうだめの通信インターフェース・ ボードを具備しうる。

また、単一のシステム・コントローラＫｌたはそれ以上の遠隔に配置されたフィ ールド・インターフェース装置を接続することが望ましい場合がありうる。その ためには、処理装置のマスク周辺プロセッサと上記遠隔配置きれたフィールド・ インターフェース装置との間の通信が、たとえば周波数変調きれたモデムのよう な適当なモデムを通じてなきれうる。電源装置、処理装置、フィールド・インタ ーフェース装置および操作・モネル装置より々る電子・モネルは、外部接続のた めの端子領域に導出される点を有するプリント回路基板を用いて構成されるのが 有利である。このような端子領域は通常突出リップ部材を形成する形状となこれ 、その突出リング部材は、摺動エノン・コネクタ・ブロックの第１の側辺を受入 れるように平行離間でれた関係をもって複数の端子ストリングを設けられている 。上記ブロックの第２の側辺には、配線を取ｆ１けるためのス被−ド捷たはスク リュウ・コネクタが設けられつる。夕１部配線に対する接続は上述の態様でなさ れうるが、任意のフィールド・ターミネーション・ボードを組込むことによって 組立および故障修理が容易になこれる。そのようなフィールド・ターミネーショ ン・ボードは、２進出力機能、２進およびアナログ入力機能、通信機能および電 源ターミナルに対する複数のターミネーション・ポイントを具備した第］の側辺 を有することが好ｔＬい。ターミネーション・ボードとコントローラ・サブコン ポーネーント・・ぐネルとの間の接続は、そのターミネーション・ボードの第２ の側辺に沿って離間した関係をもってかつそのサブコンポーネーレト・パイ・ル のリップ部材と摺動係合するように配列された複継の適当な形状のエノン・コネ クタ・セグメントによってなされる。

上述のシステム・コントローラは、フィールド・ターミネーション・ボードをと もなっであるいはともなうことなしに、動作可能なシステムを与えるが、ざらに 、電子・ぐネルを取付けるためおよびコントローラを物理的破損捷たは空気中の 塵埃による汚染から保護するための手段を設けるのが望ましい場合がありうる。

また、取付作業者が、システム・コントローラの構成要素を取付けるのに先立っ て壁間空間の指定、コントローラの下地工事およびフィールド配線を完了するた めにシステムの個別装着を行なうことを望む場合がありうる。これらの目的は、 入来ワイヤ束を受取りかつチャンネル化するためのダクトワークを後部に設置さ れたコントローラ筐体を用いることにより容易に達成されうる。種々のコントロ ーラ・・ぐネルの装着に先立って入来配線を接続するだめのフィールド・ターミ ネーション・ボードを装着する取付位置は上記蓋体の下側部分に設けられる。

システム・コントローラにより発生これる制御指令は、作動体のよう外被制御装 置にそれの可能な行程のうちの所定の割合だけ移動するように指令するインクリ メンタル・チェンジ形式の方が、被制御装置に所定の位置捷で移動することを要 求する比例形式のものよりも好ましい。そのような指令は、速度、すなわちイン クリメンタル々成形体を有する比例積分型アルゴリズムのデジタル解から得られ る。インクリメンタル・チェンジを生ずる指令信号により作動体を位置決めする ようになすことにより、ポテンショメータのような位置フィードバック装置の必 要をなくしうる。位置フィードバック制御が望外しいかあるいは必要ときれる場 合には、コントローラでプログラムきれた処理も、ボッジョン式形体で構成され た比例型および比例積分微分型アルゴリズムの解を得るように構成されうる。イ ンクリメンタル・チェンジ形式の指令の一例として、空気ダン・モに連結された 電子捷たは空気作動体が、所定の位置まで移動するのではなく、全移行能力また は行程の１０パーセントに等しい距離だけ、信号極性によって指示される特定の 方向に移動するように指令されうる。

この発明の一局面によれば、この発明で用いられるコンピュータ・プログラム・ ルーチンは、プログラム言語形式のものではなくユーザ言語形式のものである。

すなわち、ルーチン機能および信号は、その機能または信号それ自体を示唆する 二−モニノク・コードによって識別される。このような構成にすると、オ被レー ク・ユーザによるルーチンのより迅速なアンミレージョンが得られるとともに、 コントローラに組込むだめの他のプログラムをユーザか発生させることもできる 。

適当なフィールド機器が与えられると、システム・コントローラふ・よびそれて 関連した作動体ハードウェアは、電気的作動体を用いた電子システムとしである いは電子／空気ハイブリッドとして構成これうる。建築物側に空気作動体ハード ウェアが存在する場合あるいは全体のコストを少なくすることが軽重しい場合に は、電子／空気ハイブリッドが望外しい。

この発明の目的は前述した従来技術の難点を克服する低レベル・システム・コン トローラを提供することである。

この発明の他の目的は、フィールド・プログラミングによりコントローラで用い られうる二−モニノク・コード化されたコンピュータプログラム・ルーチンのラ イブラリを具備したコントローラを提供することである。

この発明の他の目的は、選択きれたシステム動作パラメータのローカル・オ綬レ ータ調節のための手段を有するコントローラを提供することである。

この発明のさらに他の目的は、機能コントロールおよびエネルギ管理アルゴリズ ムのデジタル実行のためのコントローラを提供することである。

この発明のさらに他の目的は、システム作動体の直接デノタル位置決め制御のだ めのコントローラを提供することである。

この発明の他の目的は、制御およびエネルギ管理情報の低レベル分散処理のため に、中央処理装置、フィールド処理ユニットおよび機器インターフェースパネル のある種の機能を組合せるコントローラを提供することである。

この発明のざらに他の目的は、環境センサを二重に用いる必要のないコントロー ラを提供することである。

この発明のさらに他の目的は、スタンドアローン・モードで最適化された連続の 制御およびエネルギ管理機能を発揮する低レベル・コントローラを提供すること である。この発明のこれらのおよび他の目的は添付図面についてなされるこの発 明の詳細な説明からさらに明白となるであろう。

図面の簡単な説明 第１図はコノ発明のシステムコントローラを具備した自動回路網環境コントロー ルシステムを示す簡略化した概略図である。

第２図は空気処理ユニットよりなる加熱、通気および空気調和サブシステムに関 連して示されたこの発明のシステムコントローラの概略図である。

第６図は第２図のシステムコントローラの簡略化されたグロック接続図である。

第４図はシステムコントローラ電源のライン電源アセンブリ部分の概略図である 。

第５図はシステムコントローラ電源における調整きれた電源アセンブリの第１の 部分の概略図である。

第６図はシステムコントローラ電源における調整された電源アセンブリの第２の 部分の概略図である。

第７図はシステムコントローラ電源における調整された電源アセンブリの第３の 部分の概略図である。

第８図はオぜレータ・ｅネル手段に関連して示されたコントローラ・プロセッサ の簡略化きれたブロック図である。

ｍ９図はコントローラ・プロセッサのマスク・プロセッサ・セク／ヨンの概略回 路図である。

第１０図はコントローラ・７０ローセツサの入力／出力デコーダ・セクションの 概略回路図である。

第１１図はコントローラ・プロセッサのメモリー・セクションの概略回路図であ る。

第１２図はコントローラ・７０ロセノサの通信セクションの概略回路図である。

第１３図はコントローラ・ゾロセッサのレノスタ・セクションの概略回路図であ る。

第１４図はコントローラ・フィールド・インターフェースのブロック図である。

第１５図はコントローラ・アナログ・インターフェースのマルチプレックス・セ ク７ヨンの概略回路図である。

第１６図はコントローラ・アナログ・インターフェースのアナログ・デジタルコ ンバータ・セクションの概略回路図である。

第１７図はコントローラ２進インターフエース装置の２進入力セクシヨンの概略 回路図である。

第１８図はコントローラ２進インターフエース装置の２進出力セクシヨンの第１ の部分の概略回路図である。

第１９図はコントローラ２進インターフエース装置の２進出力セクシヨンの第２ の部分の概略回路図である。

第２０　図ハコントローラ・フィールド・インターフェース装置の内部処理装置 の概略回路図である。

第２１図はコントローラ・フィールド・インターフェース装置の通信インターフ ェース装置の概略回路図である。

第２２図はコントローラ・フィールド・インターフェース装置のバルク・ボード ・デカノア°リング回路網の概略回路図である。

第２３図はコントローラ操作・ｅネル装置の概略回路図である。

第２４図はコントローラ筐体および・ぐネル配置の一部分を仮想線で示した斜視 図である。

発明を実施するだめの最良の形態 第１図を参照すると、複数のシステム・コントローラ１０が自動回路網型環境コ ントロール・システム１２に関連して示されておす、このコントロール・システ ム１２は、たとえば高層オフィス建築物内の幾つかのデータ・ゾーンを監視しか つ制御するために第１の階層レベルに集中ヘッドエンド・ユニノ）３４を有して いる。コンピユータ化されたヘッドエンド・ユニット１４は操作表示・？ネルを 具備し、かつ建築物内における多数のシステム・コント、］−ラＪＯの需要負荷 制御のためのコンビーータグログラムを含みうる。２レベル・システムを構成す るためには幾つかのシステム・コントローラＩＯをヘッドエンド・ユニノ）　１ ４　ＶＣＣ直接接続うるが、図面には３レベル・システムが示されており、かつ コントローラ１０およびヘッドエンド・ユニット１４間の情報通過をチェックし かつ確認するために、第２の階層レベルに複数のデータ処理ユニットｊ６が配置 されている。ヘッドエンド・ユニット１４は、コントローラ１０を介してそれに 接続きれたすべてのフィールド・データ点の状態に応答するので、全需要を制限 する目的のために、幾つかのデータ・ゾーンのうちの任意のデータ・ゾーン内に おける出力の低減および／または予め定められた機能の整然とした停止を行ない うる。第３レベルンステム・コントローラ１０はそれぞれたとえば空気処理ユニ ット１７または冷却機１８のような１またはそれ以上のフィールド機器に接続さ れる。

つきに第２図を参照すると、システム・コントローラ】０が、空気調和されるべ き空間】９の温度を調整するための空気処理ユニット１７よりなる加熱、通気お よび空気調和サブシステムに関連して示されている。この空間Ｊ９はたとえば１ つのオフィス用建築物内の１個の部屋才たは隣接した複数の部屋でありうる。空 気処理ユニノ）］７は屋外の空気を被空調空間１９に送るための第１のダクト２ ）、空間］９から屋外に空気を送るだめの第２のダクト２３、および空気混合の 、ために第１のダクト２】と第２のダクト２３との間に連結された第３のダクト ２５を具備している。

ダクト２１．２３および２５内にはダンノぐ２７が設けられており、これらのダ ７・ｅ２７は、各ダン・ぐの位置をコントローラ１０によって監視および制御し ながら、空気流を調整かつ混合する目的のものである。ダン／Ｆの位置決めは、 それに機械的に連結された空気圧または電気的作動体２９によってなされる。第 １のダクト２１内には、それを通って空間」９に流入する空気の温度を制御する ための冷却コイル３】および加熱コイル３３が配置これている。

冷却コイル３］および加熱コイル３３はそれぞれ、関連するコイルへの冷却され た壕だ加熱された水の流れを制御するための水弁３５および３７を有する配管を 含んでいる。第】のダクト２】内には、空間１９内に導入されつつある空気の温 度を表わす電圧信号をコントローラＪＯに与える温度センサが配置されている。

空間Ｊ９内にも、この空間Ｊ９内の空気温度を表わす電圧信号をコントローラ１ ０に与える温度センサ４１を配置してもよい。ダン・ぐ作動体２９への圧搾空気 の流れを制御するために用いられる任意の電気的リレーまたはソレノイド弁（図 示せず）のダン・Ｐ作動体２９の位置、温度センサ３９からの信号、および温度 センサ４１からの信号はそれぞれ、コントローラ〕０によって監視または制御ハ れるべきフィールド・データ点を表わす。例示の空気処理ユニット１７によって 表わされた］またはそれ以上のデータ・ゾーン内の機器を連続的に監視および制 御するために単独で使用でれる場合あるいはそのような監視および制御機能がコ ントロール・システム１２の全回路網内の他の点から分離して行なわれる際にコ ントロール・システム］２の全回路網の一部分として使用これる場合に、コント ローラ１０はスタンドアローン・モードで機能していると言われる。

第６図に示きれているように、コントローラ１０は電源４３を具備しており、こ の電源４３はライン電源セクション４５と、電気的ライン４８からエネルギを受 取りかつコントローラＪＯに調整された電力源を与える主フィルタ・コンデンサ ４８を有する調整された電源アセンブリ４７よりなる。処理装置５１はフィール ド・インターフェース５３からデータ点ステータス信号を受取りかつ記憶きれた ルーチンライブラリから選択されたコンピュータ・プログラム・ルーチンに従っ てそれらの信号に関するアルコ゛リズムをデノタル的に実行する。処理装置５Ｊ はフィールド・インターフェース５３に指令信号を送り、そのフィールド・イン ターフェース５３はプロセッサ５］からおよびフィールド・データ点から受取っ た信号を解析しかつ条件づけるとともに、プログラム・ルーチンによって決定さ れる結果を達成するためにそれらのデータ点を監視しかつ制御する。情報表示セ クション５９を有する操作パネル５７は処理装置５］と協働して、選択されたシ ステム動作・ぐラメータの表示および調節を可能にする。都合の良いワイヤ・ク ーミネーション・ポイントを与える任意のフィールド・ターミ不一ノヨン・ボー ドによって種々の遠隔データ点とフィールド・インターフェース５３との間に信 号が送られる。バノクアノノ・バッテリ６２はアセンブリ４７によって連続的に 充電きれ、停電時における記憶されたデータの損失を防止する。コントローラＩ Ｏが第１図に示されているように建築物の回路網に関連して用いられる場合には 、任意の回路網６３が高レベル・データ処理ユニット１６およびヘッドエンド・ ユニット１４とのおよび／またはヘッドエンド・ユニノｌ−１４４通じての他の システム・コントローラ１０との通信を許容する。コントローラが回路網１２内 においてそのように構成された場合には、ヘッドエンド・ユニット１４によって 通常集中して実施されるデータ処理の重要な部分がシステム・コノトローラＪＯ に分配孕れそれによって実施でれるので、ヘッドエンド・ユニット】４の寸法と コストの実質的な軽減が図られる。ζらに、システム・コントローラ］　０　カ 連ａ制御および監視機能を有しているので、ヘッドエンド・ユニット１４、デー タ処理ユニット１６または接続用バス６５の故障がそれらに接続でれたシステム ・コントローラ１０のいずれにも影響を及ぼさないかあるいはそれらのうちのほ んの少数のものに影響を及ぼすにすき゛ないから、システムの信頼性が向上する ことになる。イントラ・コントローラおよびインター・コントローラ通信を助長 するためには、均一な通信プロトコールを用いることが好ましく、好ましいプロ トコールは単一マスク、バリアプル・メノセーノ・レングス、シリアライズド・ ポーリング形式のものである。

きらに詳細には、第６図および第４図に示きれているように、電源４３のライン 電源セクション４５は、入来ライン４９から電力を受取る３又ＡＣライン・グラ ブ６７と、ライン切換および過電流保護のための回路遮断器６９を具備している 。回路遮断器６９の設定は全負荷流入状態、最大周囲状態、および最大ライン電 圧状態に基づいてなされる。ライン・フィルタ７１は無線周波および電磁干渉を 軽減するために設けられ、ターミナル・ブロック７３は、好ましくは１２０ｖ、 ２２０■または２４０ｖ、５０または６０Ｈｚのライン電圧に適応するようにラ イントランス７７の一次側を接続しなおすのに便利な手段を提供する。適蟲なノ ・−ネス７９とグラブ８１が低電圧交流入力を与えるようにトランスの二次側８ ３を調整された電源アセンブリ４７に接続する。

つぎに第５図、第６図および第７図を参照すると、調整きれた電源アセンブリ４ ７は、それに関連した電圧レギュレータおよび補助回路ならびにそれらのレギュ レータに使用するための２つの未調整直流電力源を発生しかつｒ波するための回 路を具備するものとして示されている。

第５図に最もよく示きれているように、全波ブリッジ回路８５は、それぞれ点８ ９および９】に得られる正および負の極性を有するｆ波された直流電圧を供給す るダイオード８７ａおよび８７ｂよりなっている。ダイオード８７ａ、８７ｂは ＲＡＭを維持するためおよび待機バッテリ６２を充電するためにダイオード９３ と協働する。主電源Ｆ波はコンデンサ４８によって行なわれ、低電力のネガティ ブおよびセ・やレート・メモリー／バッテリ回路のｒ波はそれぞれコンデンサ９ ５．９７によって行なわれる。金属酸化物バリスタ９９はライン電圧サーノから システムを保護する。

＋５ボルトの・ぐバス幅変調された電圧レベル軽減用デジタル電源】０３はスイ ッチング・レギュレータ１０５と、過電流保護のための電流フィー］゛バック系 と、過電圧保護回路とを有しており、これらについてはさらに詳細に後述する。

電力処理は、準ダーリントン関係に接続されたＰＮＰおよびＮＰＮ）ランソスタ よりなるトランジスタ回路１０７によって行なわれ、フィルタ・インダクタ】１ １に貯えられたエネルギのための放電通路を与えるフライバンク・ダイオード１ ０９が設けられている。コンデンサ】１３および抵抗１１５の値が動作周波数の 値を決定するが、その動作周波数は、好ましい実施例では、最小２０　ＫＨｚ、 すなわちオーディオバンド以上から最大１！３４０ＫＨｚ″ｉ！での範囲である 。ＴＬ　４９４レギユレータ１０５で鋸歯状波ランプ信号が発生され、回路網】 ０７の調整された出力から得られた電圧と比較され、それらの差がレギュレータ １０５の内部におけるパルス幅変調器型比較器に導入きれる。その結果得られた 信号は電力切換用トランジスタ回路１０７に対するベース駆動を与える。スイッ チ７グ・レギュレータ３０５はバイアスされてダイオード】１９およびコンデン ？１２１によって＋２５Ｖバスから切離される。抵抗１２３およびコンデンサ１ ２５はシステム・ノイズを切離しかつ１２０Ｈｚリノゾル周波数における相対シ ステム利得を大きくするために設けられている。抵抗１２９．１３１およびコン デンサ１３３は回路１０７に対するベース駆動を制御するために設けられ、シス テム・リンギングおよびそれに伴なう高周波ノイズを最少限に抑えるように前縁 整形を与える。抵抗１３５．１３７は電流検知回路が動作する前に抵抗１３９に おける電圧降下によって打消訟れるべきオフセット電圧を確立し、他方、帰還抵 抗１４１はレギュレータ】０５から一定の結果を得るための利得を確立する。そ の結果、スイノチンダレギーレータ】０５の内部における演算増幅器のうちの１ つの大きい利得を利用して実質的に増大したレベルの電流信号感度を達成する電 流折り返し機能が与えられる。これによって、１０００分の数オームのオーダ程 度の非常に小ざい値の電流検知用抵抗１３９を用いることができ、従って、熱放 散および温度上昇を小はくでき、その結果、効率を高くしかつ部品の寿命を長く できる。ＬＭ　３５８演算増幅器１４３は、過電圧保護のために調整てれ＊＋］ ２ボルト・バス１４５によって動作ノ・イアスを与えられる高利得比較器として 接続これている。過電圧回路は分離抵抗１４７、分圧抵抗１４９．１５１および ８０５］０ＬＳ３サイリスタ１５３を具備しており、これらはすべて予め定めら れたトリノブ・ポイント電圧を与える。

つぎに第３図および特に第６図を参照すると、＋５ボルト・メモリ電源１５５が 示されており、これは、＋５ボルト型７８０５ノモリ・レギュレータ１５７およ び処理装置５］のＲＡＭ機能に動作電力を供給する。コンデンサ１５９および１ ６１は局部デカップリングを与え、ダイオード１６３は入力電力が急激に除去さ れた場合にメモリ・レギュレータ】５７の内部バス・トランジスタが破損されな いようにそれを保護する。３０時間までの停電のあいだ、緊急用バッテリ６２が メモリ・レギュレータ】５７におよび後述する緊急用クロックに電力を供給する とともに、ＲＡＭの一部分をデータを保持する電力の少ないスタンバイ・モード に維持する。バッテリ充電用レギュレータ回路】６５はＬＭ７２３電圧レギュレ ータ集積回路１６７とＴＩＰ２９Ａシリーズ・・ｅス要素】６９を含んでいる。

バッテリ６２が過度に放電された場合には、バッテリの逆電圧が生じはじめる時 期まで充電電流を抵抗】７１によって設定はれる最大レベルの近傍に維持するた めに電流制限機能が用いられる。バッテリ充電時にレギュレータ回路１６５が再 び制御をとりもどすと、充電電流は、浮動電圧の精密な設定を許容する可変抵抗 】７３の設定によって決定される。

つぎに第３図および特に第７図を参照すると、電源アセンブリ４７は、＋／−１ ２ボルト電源１７５を含んでおり、この電源はそれぞれ負および正の部分に対す る３２０Ｔ］　２レギユレータ】７７および７８１２型レギユレータ１７９を具 備している。コンデンサ１８］および】８３は入力バス１８５を分離し、他方、 コンデンサ１８７および】８９は出力バス１９１のノイズおよびリップルＰ波を 行なう。ダイオード】９３はレギュレータ１７７．１７９を電圧オーバーストレ スから保護する。十／−５５ボルト・アナログ電源］９５および１９６は、それ らが電力を得る１２ボルト電源１７５と概念的に類似しており、それぞれ７８Ｍ Ｇおよび７９ＭＧ型レギュレータ１７６．１７８を利用している。アナログ装置 に対する電圧は注意深く調整されることが軽重しく、上記の電源を附勢するため に予め調整された電源を用いることにより、レギーレータ性能が著しく改善きれ ることになる。アナログ・システムが適切に機能するために必要とされる高分解 能を得るために、トリミング・ポテンショメータ】９７が設けられている。ダイ オード１９９は保護装置として用いられており、ノイズおよびリップルがコンデ ンサ２０１によって除去きれる。

フィールド・インターフェース５３の二進出力部分から調整された電源アセンブ リ内にＶＭＯ８装置により結合されうる望ましくない電気的ノイズを防止するた めに、その出力部分を絶縁された＋１８ボルト直流電源２０２によって駆動する ことが好ましい。

従って、第５図に示されているように、その独立の電源は、主＋５ボルト・デジ タル電源】０３のスイッチング・インダクタ１１１のコア上に配されたトランス 巻線２０３によって分離きれる。このような構成によれば、軽重しい実施例では 約６００ミリアンペアである予め定められた最小電流が＋５ボルト・デジタル電 源１０３から引き出される限り、その＋５ざルト・デジタル電源１０３に影響を 及ぼすことなしに、所要の低レベルエネルギが隔離された電源２０２から得られ うる。高周波電圧は高速早期回復整流器２０５によって整流され、ノイズとリッ プルはコンデンサ２０７によってｒ波される。出力電圧はツェナー・ダイオード ２０９の電圧とダイオード２１１の電圧降下との和からＴＩＰ２９Ａ型トランジ スタ２１３のベース・エミッタ間電圧を差引いた値によって設定きれ、約１８Ｖ となる。ダイオード２１５により逆極保護が与えられ、他方、コンデンサ２］７ によって出力ノイズおよびリップルｒ波がなされる。金属酸化物バリスタ２１９ は、それを設けない場合に二進出力セクションから、入って来るライン電圧サー ノから回路を保護する。

電源フィルタコンデンサ４８．９５および９７は約２０ミリ秒のあいだ一電圧支 持用電荷を保持し、その期間のあいだ、ζしせ寸った停電を感知して予想機能を 得るようにするこ入が望せしい。

その目的のための電圧比較回路２２３が第６図に示されており、この回路は、調 整はれていない直流電圧をサツシリングするためにケ゛−ト２２５の一部分と分 圧抵抗２２７を用いる。このサツシリングされた電圧は交流入力ライン電圧とと もに変化し、第５図に示婆れたレギーレーク】０５から得られる一定の基準電圧 と比較これる。その基準電圧の値、部品の裕度および電源負荷に依存しで、処理 装置に設けられた抵抗が８０〜＋００ボルト間のライン電圧におけるグーｈ２２ ５の開放コレクタに増大した電圧を生じきせる。抵抗２３１は比較回路２２３に 正帰還を加え、ゆっくりと変化するライン電圧状態捷たは調整はれていない直流 電源におけるリップルに基因する発振を防止する。

ライン周波数に同期したタイミングパルスを与えるために、第６図に示されてい るように２０ボルト出力諒２３３が設けられており、これは、出力をダイオード ２３５とオプト・カフ０う２３９内のオプト・ダイオード２３７によって半波整 流きれる直流ライントランス７７（第４図）の半分で構成されている。抵抗２４ ．３およびコンデンサ２４３はカプラ２３．９の帯域通過特性と協働してライン ノイズをＰ波および除去する。その結果得られた信号はトリガ電圧として７４］ ２］型マルチバイブレーク２４４に印加され、最大ノイズ裕度に対して短い立上 り時間および長いデユーティサイクルを有するライン同期した信号が得られる。

抵抗２４５およびコンデンサ２４７よりなる回路の時定数はマルチバイブレーク ２４４の出力端子のデユーティサイクル（６０〜９０％の範囲が軽重しい）を決 定する。

処理装置５］の構成および動作は、この処理装置５１を簡略化されたブロック図 で示す第８図と、それの種々の部分を詳細に示す第９．１０．１１．１２および １５図を参照することによって最もよく理解されるであろう。第８図には、処理 装置５１はマスター・プロセッサ・セクション２５１、メモリ・セクション２テ ３、レングス・セクション２５５、通信セフ・／ヨンおよびデコーダ・セクショ ン２５９を含むものとして示されている。

第８．９．１１．１２および１３図を参照すると、マスター・フ０ロセノサ・セ クション２５１は、マスター・マイクロプロセッサ２６］　と、マスター・プロ セッサ・クロック信号を与えるためのそれぞれ８２８４型および７４ＬＳ７４型 である３個の集積回路２６３．２６３′よりなる待ち状態部分を有する第１のク ロック発生器２６２と、第１のグループのマスター・プロセッサ・アドレス・ラ イン２６７をデマルチプレクスするためのバス・ドライノくおよびラッチの組合 せ２６５と、第２のグループのマスター・プロセッサ・アドレス・ライン２７１ を駆動するだめのノ・ソファ・ドライバ２６９を具備するものとしで示されてい る。待ち状態部分を有するクロック発生器２６２は、それに接続きれる経済的で はあるが遅い装置にアクセスするのに十分な時間があるようにするためにマスタ ー・マイクロノロセッサ２６１のバス２８３の各サイクルに１つの付加サイクル 期間を与えるものであり、こればより、４５０ナノ秒までのアクセス時間を有す る装置を利用しうる。ドライバとラッテの組合せ２６５は、７４　ＬＳ　２７３ 型ラツチ・チｙｆ２７２と、一対の二方向性バス・ドライバ２７３を含んでおり 、後者はバスに接続された各装置の電流および容量９荷を分割しかつ駆動する。

マスク−周辺ゾロセッサ２７７、第１の周辺プロセッサ２７９および任意の第２ の周辺プロセッサ２８］に対する同期クロック信号を発生するために設けられて いる。ζらに詳細には、マスタープロセッサ・セクション２５］は、複数の８０ ４１ｍ周辺ノングルチノノ０・ノ０ロセノヤ、すなわちｆロセノサ２７７．２７ ９．２８】とインターフェースしうる８０８８型マスターマイクロゾロセツサを 用いる。マヌクーマイクロｆロセノサ２６】は】６ビノト内部ハスとインターフ ゴースされる８ビツト外部データバス２８３を含んでいるが、マイクロッ００セ ノタ２６１０２０本のアドレスラインのうちの１６本はメモリアドレスのために 外部的にデコードきれる。マイクロ７０ロセノサ２６」は、８ビツトおよび］６ ビツトの符号ありおよび符号なし２進または］０進Ｖを用いて加算、減算、掛算 および割算を行なうことができる。通信セクション内のマスター周辺プロセノザ ２７７は、羊−マスター、バリアプル・メノセーノ・レングス、／リアライズド ・ポーリング型式の通信プロトコールを実施し、それにより処理装置５］とロー カル・フィールド・インターフェース５３または遠隔フィールド・インターフェ ースとの間に制御おまひ通信機能を与える。操作・ぐネル５７に配置芒れかつ処 理装置５１に対して機能関係を有する第１の周辺プロセッサ２７９は４ノセーノ ・フォーマットおよびデコード機能を４え、操作パネル５７およびマスターフ０ ロセノサ・セクション２５】との相互接続およびそれら間の通信を行なう。さら に第１図を参照すると、システム・コントローラ１０はスタンドアローン・モー ドで動作している状態で最適の制御およびエネルギ管理機能を発揮するが、ヘッ ドエンド・ユニット１４にそのようなシステム・コントローラを幾つか結合して 回路網ンステニム】２を制御するようにすることが望捷しいことがありうる。従 って、処理装置５１は、システム・コントローラｊＯとヘッドエンド・ユニット ］４との間の通信を助長するためにマスターゾロセッサとスレーブ・ゾロトコー ル関係をもって配列された任意の第２の周辺プロセッサ２８１を配置されていて もよい。第８〜１２図に示されているように、マスターゾロセッサ・セクション ２５１は、８キロバイト捷でのスタティックＲＡＭを有する第］のメモリ・ユニ ット２８７と３２キロノ（イト捷でのＲＯＭ／ＦＲＯＭを与える第２のメモリ・ ユニット２８９よりなるメモリ・セクション２５３とインターフェースするよう になされている。

マスター・マイクロゾロセッサ２６］は、このマイクロッ０ロセノサ２６］と、 マスター周辺ノロセッサ２７７と、第１および第２の周辺プロセッサ２７９，２ ８１と、レジスタ・セクション２５５との間の通信を助長する第１のマスカブル ・インターラブド入力２９０においてデータ信号を受取る。レジスタ・セクショ ン２５５はシフトレジスタ３１３およびカウンターランチ回路３１５を用いてい る。停電を感知するために第２のノンマスカブル・インターラブド端子２９］が 設けられており、このノンマスカブル・インターラブド端子２９］に存在する信 号はマスカブル・インターラブド入力２９０に現われる信号よりも高いゾライオ リテイを有するように予め定怜られているから、停電を表わす信号は、他のノ’ ？ラメータを表わすために通信はれるどの信号よりも先にマイクロゾロセッサ２ ６１に通信でれる。

クロック発生器２６２ば、カラーバースト周波数の］４．３１８１８ＭＨｚであ ることが好ましい第１の周波数で動作するように選択されたクリスタル２９３に 接続された第ｊの入力端子を有する８２８４型集積回路クロノクチノゾ２６３を 含んでいる。第】のチップ出力端子２９５は４．７７　ＭＨｚの周波数のマスタ ーマイクロプロセッサ・クロック信号を与え、他方、第２のチノズー力端子２９ ６はクリスタル周波数の信号を与え、その信号は７４ＬＳ７４型分割回路２６４ の入力端子に送られ、その回路の出力がクリスタル周波数の半分に等しいモデム ・クロック周波数を与える。

マスターマイクロノロセッサ２６］内でのマルチグレクシングの後に、第１のグ ループのゾロセッサアドレスおよびデータ・ライン２６７がバス・ドライバ／ラ ッチ組合せ２６５によってデマルチフ０レクスされ、その組合せの出力が二一モ ニノク・コード化されたアドレスラインＡＤＤＲＯ−ＡＤＤＲ７に沿って入力／ 出力デコード回路に送られる。第２のグループよりなる他のマスターマイクロプ ロセッサ・アドレスライン２７１　（ＡＤＤＲ８〜ＡＤＤＲ１５）はバッファ／ ドライバ回路２６９ならびにメモリ・セクション２５３およびメモリ・デコーダ ・セクション３０７に向けられる。

操作パネル５７に配置はれた種々の信号送信および受信装置間の通信の同期化は 第９図、に示されている第２のクロック発生器２７５によって助長される。この クロック発生器２７５は、マスターゾロセッサ・セクション２５１の一部として 示されており、かつフ１ルゾフロノブ回路として構成された一対の第１のインバ ータ２９９に接続された発振器クリスタル２９８を含んでいる。第９．１２およ び２３図に示きれているように、フリノゾフロノゾ回路からの信号は第２のイン バータ３０１に送られ、°このインバータの出力は、操作・母ネル５７のクロッ クバッファ・セクション３０３と、任意の第２の周辺プロセッサ２８］と、マス ター周辺ゾロセノザ２７７とに接続されている。クリスタル２９８は１〜６ＭＨ ｚの範囲内の比較的広い発振周波数のうちの任意の値を有するように選択されつ る。しかしながら、クリスタルの選択は、プロセッサ２７７および２８１の分周 特性および選択されたボー・レートを考慮してなされることが好ましい。好まし い８０４１Ａ／８７４］Ａ型周辺プロセッサ２７７および２８１は１５分周手段 を具備しており、かつクリスタル２９８の発振周波数は、ボー・レートとして９ ６００という値が選択されていることから、最適同期化のために５．７６０　Ｍ Ｈｚという値に選択でれることが好ましい。

第８．９．１０および１１図を参照すると、メモリ・セクション２５３は、メモ リ・デコーダを構成するための一対の７４ＬＳＩ３８型集積回路、３０７と、複 数の２７６４型第２メモリ・ユニット２８９と、複数の２０１６Ｐ型第１メモリ ・ユニット２８７と、７４　ＬＳ　７４型集積回路３０８および７４ＬＳ３６８ 型集積回路３０９よりなるメモリ保護回路とを具備するものとして示でれている 。

マスターマイクロプロセッサ２６１が適当なメモリ回路をアドレスできるように するために、集積回路３０７はそれぞれ、主プロセツサの２０本のアドレスライ ンのうち金側５本をデコードする。

それら２０本のうちの４本は使用きれず、他の１１本のラインがメモｌル・ユニ ット２８７および２８９によってデコードされる。

４つの第１メモリ・ユニット２８７のうちの３つは、メモリ保護用集積回路３０ ８．３０９とともに、予備バッテリ６２に接続されており、それにより、これら のメモリ・ユニット２８７内に存在する情報が主電源４３の故障時に変更された り加えられたりするのを防止する。

つぎに第１２図および第１６図を参照すると、マスターマイクロゾロセッサ２６ 】がそれに具備された１捷たはそれ以上のフィールド・データ点のステータスに 関するプログラムに従って演算捷たは他の制御機能を実施する必要のある場合が ある。従って、マスターゾロセッサ２６１のソフトウェア、すなわちそれに入っ ているコンピュータ７０ログラムによってそのマスタープロセッサ２６１がそれ のインターラゾト・ターミナル２９０において信号を感知できる期間のあいだ、 信号を受取りかつそれをマイクロプロセッサに通信するために８２８２型インタ ーラブド・レジスタ３】１が設けられている。インターラゾト・レジスタ３１１ には、５Ｈｚ信号を７４　ＬＳ　９０型力ウンタラツチ回路３】５に与えるため の７４ＬＳ１６４型ソフトレノスタ３１３が接続これている。カウンタラッチ回 路３１５は入来５Ｈｚ信号を５分割しかつ２秒間に１回ずつ出力信号を発生し、 その信号は、それがマイクロゾロセッサ２６】によってアクルノノされるまでラ ッチされる。５Ｈｚ信号はソフトレジスタ３１３によって発生されるが、このシ フトレジスタ３１３は、入力周波数を選択的に１０分周または１２分周するノヤ ンパ３１７．を用いており、それにより、条件づけられた入来ライン周波数が５ ０Ｈｚであるかあるいは６０Ｈｚであるかに関係なく、５Ｈｚの出力を生ずる。

第１２図および第１６図に最も良く示されているように、インターラゾト・レジ スタ３１１は各バスサイクルのあいたに７つのマスカブル・インターラゾトのス テータスを記憶し、そしてそれを、７４ＬＳＯ５型ＯＲオープン・コレクタ・バ ッファ３１９および７４ｏ５型オープン・コレフタ・インバータ３２０を通じて マイクロプロセッサの第１マスカブル・インターラブド２９０に通信する。

処理装置５１とフィールド・インターフェース５３との間のおよび処理装置５〕 と任意のヘッドエンド・コントローラ１４との間の通信は第８図に示きれた通信 セクション２５７によってなされる。この通信セクションは、８０４］Ａ／８７ ］４Ａ型マスター周辺フ０ロセノサ２７７と、ＭＳＭ５８３Ｒ５型クロック・チ フクロツクを含むタイム・オシ・デー回路３２】と、１４０７６Ｂ型ラッチ回路 ３２３と、任意の第２周辺ゾロセッサ２８１とを具備している。マスター周辺プ ロセノザ２７７は、適合しうるプロトコールを使用する外部装置に対してマスタ ーマイクロノロセッサとしてインターフェースするのに必要なメノセーノ・フォ ーマノティングおよびデコーディングを与える。このような外部装置は回路網］ ２内に配置きれた他のフィールド・インターフェースを含みうる。マスター周辺 ゾロセッサ２７７と外部ユニットとの間の通信は、シリアル・フォーマットを用 いた直接ＴＴＬゲート接続によりあるいは適合しうるプロトコール・モデムによ ってなされうる。処理装置５Ｊ内に存在するコンピー−タグログラムのライブラ リに加えたりあるいはそれを修正するだめのフィールド・プログラミング能力を 与えるためには、処理装置５１にデータ・ペースを装填する目的のためにＴＴＬ シリアルリンク３２４にポータプル・プログラミング・ユニット（図示せず）が 接続されつる。

あるいは、プログラミングは、その目的のために構成されたターミナルユニット によっであるいはヘッドエンド・ユニット１４によってなきれうる。マスター周 辺ゾロセッサ２７７の他の詳細については、フィールド・インターフェース５３ についての説明に関連して後述する。

マスター周辺プロセノザ２７７は、停電時に正しい時刻を維持するだめのランチ 能力を有するスタンバイ・タイム・オシ・デー回路３２１を制御する。チノｆ３ ２２は、秒、分、時、曜日、日付、月、１．−年を表わすタイム・ベースを与え るために選択きれた周波数を有するクリスタル３２５を用いたＣＭＯ３装置より なる。

好才しい実施例では、クリスタル周波−数は３２．７６８ＫＨｚ’″Ｃある。

スタンバイ・タイム・オシ・デー回路３２］は、停電時にデータ保護のためにバ ノクアノゾ・バッテリ６２に接続され、他方、４ビ、ト・ラッチ回路３２３は、 データ転送時のアドレス・ラッチングのために設けられている。

任意の第２周辺ゾロセッサ２８］は、適応しうるプロトコールを用いたシステム に対してスレーブ・ユニットとしてそのゾロセッサ２８】とインターフェースす るのに必要なノノセーノ・フォーマノティングおよびデコーディングを行なう。

ゾロセッサ２８】はシリアル・データ伝送およびクリア・ソー・センドまたはノ ・ン１″ンエイキング機能を与え、ゾロセッサ２８１とモデム・インターフェー ス３２７とのインターフェーシングを助長する。

第８図および第１０図を参照すると、マスターマイクロノロセッサ２６１と処理 装置５１の他の部分との間における適切に゛アドレスきれた信号の伝送を助長す るために、デコーダ・セクション２５９は７４ＬＳ１３８型の入力／出力デコー ダ３２９を含んでいる。好ましい実施例では、デコーダ３２９は８つの入力／出 力アドレス場所を処理することができ、それらの場所のうち７つが利用きれる。

１つのアドレス場所は、一対の７４ＬＳＩ２．’ｌＪ！チップ３３２よりなるウ ォッチドッグ・タイマー回路３３１に接続されており、その回路は毎秒−回アド レスされ、それに内蔵された発振回路をリドリガーする。リドリガー信号の発生 前に１秒以上の時間が経過すると、タイマー回路３３］が、マスターマイクロノ ロセッサ２６１の回復１で、毎秒−回りセント信号を発生する。

入力／出力デコーダ３２９に接続された他のアドレス場所は、操作・ぐネル５７ に配置きれた第１周辺フ０ロセノサ、回路網システム］２に接続するための任意 の第２周辺ゾロセッサ２８］、およびマスター周辺ノロセッサ２７７に関係した ものを含む。他のアドレス場所は、インターラブド・レノフタ３１１を選択しか つメモリ保護回路３０８および３０９をアドレスするために、１秒タイマー・イ ンターラブド・カウンタ・ラッチ回路をリセットするだめのものを含んでいる。

つぎに第３図および第１４図を参照すると、フィールド・インターフェース５３ が、アナログ・インターフェース３３３、二進化インターフェース゛３３４、通 信インターフェース３３５、内部処理装置３３６およびクロック発生装置３３７ を含むものとして示されている。フィールド・データ点からのアナログ入力信号 ３３９は、内部処理装置３３６に送られるデノタル信号に対するマルチプレク／ ングおよび変換のためにアナログ・インクーフェ−／（３３３ＶＣ送うｈル。コ ンタクト・ステータヌ、パルス・レートおよび／または・ぐバス・カウント信号 の任意の組合せを表わすようにプログラムきれうる複数の２進入力信号３４３を 受取るために２進化インターフエース３３４が設けられている。２進化処理セク ション３４４は２進化入力信号３４３を走査しかつそれから受取られたデータを 処理装置３３６に伝送する。２進化出力セクシヨン３４６は、利用可能な出力の 個数の限界捷でのリレー、作動体およびスイッチの任意の組合せを直接デノタル 制御するようにプログラムきれうる。通信インターフェース３３５は処理装置５ ］のマスター周辺ゾロセノザ２７７に対して７０ロトコール・スレーブ関係をも って動作し、かつフィールド・インターフェース５３と処理装置５］との間の通 信のためのシステム・プロトコールの実施を助長する。内部処理装＠３３６は受 取ったデータの制御および演算処理のためのフィール１゛・フ０ロセノサ・セク ション３４７に含んでおす、このフィール１゛・ノ０ロセノサ・セクション３４ ７は２進演算およびＢＣＤ演算の両方を実施できるとともに、プログマノ・・メ モリおよびデータ・メモリ機能を行なうためのメモリ装置３４９をアクセスする ことができる。アドレス・ラッチ／デコード・セクション３５１は、アドレス／ アーク・バス２・らならびに他のメモリ・ラインからの外部データ１にはノログ ラノ・°アドレスの一部分全デマルチプレクスするものであり、２ビツト装置デ コ一ド信号の各状態を検知するためのスリー・ライン・ノー・エイト・ライン・ デコーダを具備している。特定の７０ログラムが稼動しないかあるいは正しく稼 動しない場合に、コンピュータ・７０ログラム・イニンエイテノ１゛・ノξノー ・オン・リスフート・ノーケンスを強制するためにタイム・パルスト・リセット 回路３５３が設けられている。フィール１゛・インターフェース５３の仲々のセ ク／ヨン間におけるおよびフィールド・インターフェース５３およびシステム・ コントローラ１ｏの他の部分間におけるデータの交換を同期化するために、クロ ック発生装置３３７が設けらね、ており、このクロック発生装置は、２進化イ／ ターフエース３３４および通信インターフェース３３５を駆動するための第１の 発振器セクション３５５と、内部処理装置３３６およびアナログ・インターフェ ース３３３によって使用されるクロック信号を与える第２の発振器セクションと を含んでいる。

さらに詳細には、第１４図および第１５図を参照すると、アナログ・インターフ ェース３３３は、第１のグループの入力３５９と第２のグループの入力３６１を 含むものとして示されでいる。

これらの入力はそれぞれフィールド・データ点から受取られるものである。８つ の入力からなる第１グループ３５９における入力はシングル・エンデッドとなき れており、単一の第１出力に変換のために４０５１Ｂ型第１マルチフ０レクサ３ ６３に接続される。８つの入力からなる第２グルー７’３６１における入力は、 切換共通型式であり、単一の第２出力に変換のために４０５１Ｂ型第２および第 ３マルチプレクサ３６５．３６７に接続きれる。第１グル−ゾの入力３５９のう ちの１つである第１人力３６９は、フィールド・インターフェース５３にアナロ グ・インターフェース３３３における基準電圧を連続的にサンプリング泗せ、そ れによって電源電圧のレベルを監視する。そのようにして、処理されつつあるア ルゴリズムが電圧補正ノＰラメータとして上記基準電圧の値を含むことを必要と する場合に、その値が得られるようになされる。アナログ・インターフェース３ ３３に導入でれる信号は、ポテンショメーク、相対湿度表示器、温度表示抵抗サ ーマル装置（ＲＴＤ’ｓ）等（図示せず）から受取られつる。第１グループの入 力３５９０１つを除くすべておよび第２マルチゾレクサ３６５に接続された第２ のグループの入力３６１０部分に、複数の３．５７Ｋ、十／−Ｊチ抵抗が設けら れており、それらの抵抗３７１はそれぞれ共通バスに接続された第１の辺と、各 アナログ入力ラインに関連したノヤンノＰ・ツヤツク３７３て終端した第２の辺 を有している。ノヤン・ぞ３７５が、ＲＴＤ温度センサからの信号を伝送するた めに用いられる各入力ラインに対して装着されており、通常０９ボルト〜ｊ、７ ？ルトの範囲で生じるセンサ電圧を、０〜５ボルトの範囲を有するアナログ信号 として現われるように、調整するのを助長する。第１６図に示でれているように 、この好ましい電圧範囲までの増幅は演算利得増幅器３７７によってなネれ、こ の増幅器の出力は、７】０９型アナログ・デノクル変換器セクション３７９に送 られる。

各マルチプレクサ３６３．３６５．３６７はデータ信号を受取るだめの第１、第 ２および第３のアドレス端子３８１．３８２．３８３と、イネーブル信号を受取 るための第４のアドレス端子３８４を有している。各マルチプレクサ３６３．３ ６５．３６７の第１、第２および第３のアドレス端子３８１．３８２．３８３に は、内部処理装置３３６によって発生された２進化コードの信号を有する複数の アドレス信号ラインが接続されている。これらのアドレス信号は、アナログ人力 ３５９．３６１のうちのどれが任意の時点で単一出力ラインに接続されるかを決 定するために、マルチプレクサにより使用きれる。

第１４図および第１６図を参照すると、アナログ・デノタル変換器セクション３ ７９が、同期化のために接続された第２発振器セクション３５７からの接続３８ ９を有する７Ｊ０９型変換型巣換器集積８７と、２．５ボルトの基準電圧を発生 する］４０３型電圧基準チノゾとを含むものとして示されている。回路３８７の デノタル化された出力は、８ライン・データ・バスに接続された複数の１４５０ ３Ｂ型バッファ増幅器３９３によって内部処理装置３３６に送られる。各バッフ ァ増幅器は１つの標準トラン°ジフタ・トランジスタ・ロノノク（ＴＴＬ）負荷 を駆動することができるとともに、三状態制御をなしつる、すなわち論理状態「 ０−）および「ｊ」に対してそれぞれ規定きれた最大の低い電圧および規定され た最小のそれより高い電圧の出力を与えること、および非動作状態において高い インピーダンス状態を与えることができる。

増幅器３９３は、データ・バスに導入される信号が適切な電圧レベルを有するよ うにする。好ましい実施例では、この適切な電圧レベルは、論理「０−１に対し ては０４ボルト最大であり、論理ｒｌＪに対しては２．７ボ゛ルト最小である。

１２ビツト・デジタル信号と符号ビットにより、符号をつけられたデータが内部 処理装置に伝送される。

第１４．１７．１８．１９．２０および２１図に、２進化インターフエース３３ ４が、２進化入力、２進化出力および２進化処理セクシヨン３９５．３９６およ び３９７を有するものとして示されている。第１７図に最も良く示されているよ うに、２進化入力セクシヨン３９５は複数の、軽重しくは８つの２進化入力点３ ４３を有しており、それらの２進化入力点はそれぞれ、付勢されず、接地されな いフオームムコンタクトの状態あるいは＋５ボルト〜＋１０ボルトの直流範囲内 の矩形波パルス信号を感知することかできる。］４５０３Ｂ入力バッファ４０Ｊ １コンデンサ４０２および抵抗４０３よりなる信号条件性は回路が導電性を損ね るリレー接点のフィルム化捷たは重合化を回避するのを助けるとともに、電圧入 力に対して高いインピーダンスを与える。接点状態、パルス・カウント捷たは・ やバス・レーＨ検知するために特定の入力点３４３が用いられるかどうか７５： わかった後に、コンビーータ・プログラム・ソフトウェアが所望の結果を得るよ うに構成はれる。

リレー接点状態を検知するために用いられる入力点３４３に対しては、はね返り 防止を与えるように、すなわち状態が検知される前に予め定められた最小時間の あいた接点が連続的に開放または閉塞されることを要求するようにソフトウェア を構成することが軽重しい。入力点３４３が／Ｆルス・カウント入力として用い られる場合には、比較的低い遷移率における・やバス列からのフオームＡ接点状 態または電圧レベル入力の変化をコピーすることに制限きれるアキュムレータ入 力を与えるように７０ログラムが構成される。入力点３４３がパルス・レート入 力と〔て用いられることが所望される場合には、好ましいソフトウニ了構成では 、２つの走査速度のうちの１つを選択することにより、流量側から得られるよう な比較的高い遷移率を有する電圧・ぐバス列の変化率を決定できるようにする。

２進化出力セク／ヨン３９６は第１８図および第１９図に最も良く示はれており 、これは、２進化処理セク／ヨ７３４４からアドレス、ＤＡＴＡおよび５ＥＬＥ ＣＴアクテイブ・ロー信号ｔ　受取るだめの一対のＮＥ　５９０型アドレス可能 ラッチ回路チップ４０３を含んでいる。ラッチ回路チノフ’　４　（１３の出力 のうちの１つにおける論理「０」が適当なＭＣ’Ａ　２５５型オシデイカル・ア イソレータ４０５をバイアスし、このオフ０テイカル・アイソレータ４０５の論 理信号が２Ｎ３９０４型インパーク・トランジスタ４０７に送られ、そしてＶＮ ６７ＡＦ型ＶＭＯＳスイッチ４０８に送られ、外部電源と直列をなしていて関連 し７た１つの対を構成する２つのＶＮ６７ＡＦスイッチ４０８の両方が同時にオ ン状態に切換えられることがないようにする。これらの信号を、関連した］つの 対をなす他の２つのＶＭＯＳスイッチ４０８からの信号と論理的に結合すること により、２進化出力電流の流れの方向が反転されうる。

つぎに第１４．１７および２１図を参照すると、２進化処理セクション３４４が 設けられており、これは、すべての２進化入力点３４３を同時にかつ好ましい実 施例では毎ミリ秒約１回という高速で連続的に走査する。各入力点３４３のそれ ぞれの検知された状態変化により内部カウントが増加するように修正でれる。状 態とカウンタは、内部処理装置３３６におけるプログラムされた２進化入力走査 ルーチンにより一定の間隔で検査され、この場合、状態とカウントの変化は、指 令にもとづいて、処理装置５１に伝送される。

通信インターフェース３３５は内部処理装置３３６に対してバス・スレーブ関係 にあり、従ってその内部処理装置３３６に対して周辺の装置である。この通信イ ンターフェース３３５は、処理装置５１とフィールド・インターフェース５３と の間の通信を行なうためにマスター周辺ゾロセッサ２７７に対して通信プロトコ ール・スレーブ関係に構成された８０４］Ａ／８７４１Ａ型通信マイクロプロセ ッサ４０９を含んでいる。通信インターフェース３３５はメノセーノ・ヘッダを デフタル的に組立および分解し、チェック・・デノノト・エラー演算を行ない、 内部処理装置３３６によって発せられたあるいはバス・マスターから発せられた 指令をデコードしかつ実行し、そしてフィールド・インターフェース５３が内部 処理装置３３６のために意図された妥当な通信メノセーノを受取りかつそれを識 別した場合に前記バス・マスターをインターラグトする。データ・バス・ライン ４１３およびコントロール・ハス・ライン４１２が通信インターフェース３３５ に４えられ、他方、マスター周辺ノロセッサ２７７には出力ライン４１１が与え られる。

つぎに第１４図および第２０図を参照すると、内部処理装置３３６が、内部メモ リ能力と、プログラムおよびデータ・メモリ機能を実施する外部メモリ手段３４ ９を有する８０４９Ｈ型８ビツト・マイクロコンピュータ・フィールド・プロセ ッサ・セクション３４７を含むものとして示ばれている。合計２７の入力／出力 ラインが８ビツト・タイマー／イベント・カウンタとともに設けられている。フ ィールド・ゾロセッサ・セクション３４７は外部２にバイトＲＯＭを有している が、この容量は軽重しい実施例を構成するのには不充分てあり、内部メモリは４ にバイトのメモリ能力を有する２７３２型外部ＥＰＲＯＭ４］　５を含むメモリ 手段３４９によって補充される。６４ユーザ・デフアイナブル・バイトラ含む１ ２８バイトであるフィールド・プロセッサ・セクション３４７の内部ＲＡＭデー タ・メモリ・セクションは、付加的なＩＫバイトのＲＡＭ能力を与える一対の２ １１４型ＲＡＭユニット４］７によって補充される。２進化およびＢＣＤ演算機 能、テーブル・サーチ機能、フィールド・プロセッサ・セクション３４７の８ビ ツト・パイティレク／ヨナル・・ヤラレル・データ・ホードのループ・カウンテ ィングおよびインテリジェント・コントロールを行なうために　ファームウェア に特別のインストラクションを入れ込むことが軽重しい。内部処理装置３３６は 捷だ、７４ＬＳ２７３型アドレス・ラッチ・チップ４１９と、７４ＬＳ１３８型 ３ラインー８ライン・デコード・チップ４２１を有するアドレス・ラッチ／デコ ート・セクンヨｙ３５１に含む。ラッチ・チップ４１９はアドレス／データ・バ スからの外部データ捷たはプログラム・アドレスの下位の８つのビットをデマル チプレクスする。・このアドレス情報はアドレス・ラッチ・イネーブル・ｉＰル スの後縁においてデータ・バスからクロックされることが好ましく、従って、そ の目的のために、フィールド・ゾロセッサ・セクション３４７の適当なビンとラ ッチ・チップ４１９との間に７４ＬＳＯ４型インバータ４２３が接続される。デ ータ捷たはプログラム・アドレスの上位の４つのビットはフィールド・７０ロセ ノサ・セクションのピン４２４においてアクセスされる。アナログ・インターフ ェース３３３、通信インターフェース３３５．２進化インターフエース３３４、 およびスタティックＲＡＭユニット４１７のデータ・ベース回路をデコードする のに必要な情報を得るために、デコード・チップ４２１はフ０ログラム・ストア ・イイープル制御信号ライン４２７とともにメモリ・アドレス・ライン４２５を デコードする。

デコード・チップ４２１は、プログラム・メモリがアクセスされているあいたに 前記回路のいずれがとの通信を阻止するために、フィールド・インターフェース ５３内眞存在するプログラム・ソフトウェアによってディスエイプルされうる。

同様に、前記回路に関しては、それらの回路のうちのいずれが１つがアクセスき れているときに残りの回路との通信を阻止するようにソフトウェアを構成するこ とが好ましい。

フィールド・ゾロセッサ・セクション３４７は７０ログラムヲ実行しなかったり あるいはプログラムを誤まって実行させたりする場合がありうる。このような故 障は、／ステム内におけるスフ０リアスな電気ノイズある因は他の理由に基因し て生じつるものでありかつシステム・コントローラ１０の故障の原因となりうる 。第２０図は、ザニティ回路と呼ばれることもあるタイム・・ぐルスド回路４２ ９を示しており、この回路は５５５型単安定ワンンヨノトマルチバイプレータ４ ３３を反復的パルノングするだめの２Ｎ３９０４型トラノノスタ４３１よりなり 、内部ガード回路として機能する。この構成によれば、フィールド・ｆＯセノザ ・セク／ヨ／３４７が、ＲＣ回路全構成するコンデンサ４３６およヒ抵抗４３７ ．４３８の値によって決定される時間内に入力／出力ポート・ライ／４３５に／ Ｆルスを与える必要がある。この時間は約３秒と約４秒との間であることが好１ しく、かつ上記ＲＣ回路によって決定されるレートに基づいて、サニティ回路４ ２７ば、フィールド・インターフェース５３のフィールド・７０ロセノザ・セク ション３４７内に存在するコ／ピューク・プログラム・ソフトウェアによって開 始きれるべき・ぐノー・オン・リスタート・ノーケンスを強制する。この回路は 、それの入力の１つとして、＋５ボルト電源ラインの立上り部分を用いて・ぐノ ー・オン・リスタート・ノーケンスの実行を強制する。

信号感知、処理および指令機能は同期して行なわれることが軽重し７い。σらに 、通信インターフェース３３５は、ポー・レートを発生するのに必要な予め定め られた設計周波数に従った信号に同期これることが好廿しい。従って、第２０図 は、第１の発振器セクション３５５と第２の発振器セクション３５７を有するク ロック発生手段３３７を示している。直列共振型である第１の発振器セクション ３５５は５．７６０　ＭＨｚのクロック信号を発生し、がつ２進化入力および出 カセクション３９５．３９６と通信インターフェース３３５を２位相プノノープ ル構成で駆動する。直列共振型の第２の発振器セクション３５７は］　４．３　 ］　８　］ＭＨｚの信号を発生し、この信号が２分割され、カラーバースト周波 数の２倍のクロック信号を必要とする内部処理手段３３６で用いるだめの７、１ ５９ＭＨｚ　２位相ゾノシ、−ゾル・クロックが得られる。第２の発振器セクシ ョン３５７の出力は４分割され、アナログ・デフタル変換器セクション３７９に よって使用するだめのカラーノ（−スト周波数に等しい３．５７９　ＭＨｚのク ロック信号が得られる。

第２２図に示されているように、バルク・ボード・デカップリング回路４４０は 、調整された電源アセンブリ４７からの電気的ノイズを、他の回路部分から隔離 するために設けられており、この回路４４０は、アナログ・インターフェース３ ３３を駆動するためのアナログ・デカップリング・セクション４４２と、２進化 処理セクション３４４．２進入力セク／ヨン３９５およびラッチ回路チップ４０ ３を駆動するための２進化デカノゾリング・セクション４４４とを具備している 。隔離された２進デカノグリング・セクション４４６は、隔離された直流電源２ ０２によって電力を与えられる２進化出力セクシヨン３９６の部分を駆動する。

公知の態様でコンデンサ４４８を選択することにより、高周波ノイズと低周波ノ イズの両方を除去できる。

ここで第６図、第８図および第２６図を参照すると、操作・Ωネル５７は、コン トローラ］０が第２図におけるようにローカル・ベースとしてスタンドアローン ・モードで機能しているときに、人間であるオイレータとシステム・コントロー ラ１０との間に制御および監視通話を与えるための主たる装置であり、システム ・コントローラＪＯがヘッドエンド・ユニット１４とともに回路網モードで用い られる場合にデータをアクセスするために用いられうる。好ましい・ぐネル５７ の構造が、処理装置５１に機能的に関係づけられた８０４］Ａ／８７４］Ａ型プ ログラマブル第１周辺ゾロセノザ２７９と、処理装置５Ｊの第２のクロック発生 器２７５とゾロセッサ２７９との間でインターフェースされる第１のクロック・ バッファ・セク／ヨン３０３と、アドレス・デコーダ・セクション４３９と、キ ーボード４４１と、アドレス・デコーダ・セクション４３９とインターフェース されるキーボード・セクション４４３と、種々の操作・ぐラメータおよび機能を 視覚的に表示するだめの表示セクション４４３を含むものとして示している。

第］の周辺ゾロセッサ２７９は処理装置５１とデータを交換し、特別の編集機能 を発揮させ、キーボ゛−ド・セクション４４３を読取り、表示セクション４４５ を制御する。さらに詳細には、第２６図に最もよく示されているように、周辺ゾ ロセッサ２７９の内部ノングル・バイト・バッファと処理装置５Ｊとの間のデー タ転送は、それら間に接続された８ビツト・データ・バスに沿った通信を与える 二方向性、三状態８ビット・ポート４４７によってな窟れる。このデータ転送接 続に加えて、周辺ゾロセッサ２７９には、予め定められた最小電圧で第２のクロ ック発生器２７５からクロック信号を与えるだめのクロック・バッファ・セクシ ョン３０３からの接続４４９を含む幾つかのデータ転送接続が連結されている。

システムの第１リセツト接続４５］は、第１の周辺ゾロセッサ２７９のリセット を可能にするアクティブ・ロー・リセット信号を与え、この場合、出力ライン接 続４５３および４５５は、内部出力バッファおよび入力バッファのステータスを 表示するために第１の周辺ゾロセッサ２７９に存在するソフトウェアによって制 御される。読み取り信号４５７、書き込み信号接続４５９およびチップ選択接続 ４６】は、データ・バスが処理装置５１によって読み取られるべきあるいは書き 込まれるべき時間を制御するために協働する。接続４５７および４６１が論理ｒ ＯＪである場合には、データ・バスは処理装置５１によって読み取られるととも に、接続４５９および４６１が論理「０」である場合には、データ・バスは処理 装置５１により書き込１れうる。第２のリセット接続４６３は、キーボード・セ クション４４３のリセット・ボタンを押下することによりリセットされるシステ ムをオ（レータがリクエストできるように１２、そのリクエストにもとづき、第 １の周辺ゾロセッサ２７９がポート４４７を介して処理装置５１にリセット・メ ノセーノを伝送する。処理装置５１が信号を送っているときに、内部８ビツト・ ステータス・レノフタ捷たはゾロセッサ２７９の内部出力バッファを選択するた めにアドレス入力４６５が処理装置５１によって利用はれる。

処理装置５１から第１の周辺プロセッサ２７９に入る信号は第１の周辺ゾロセッ サ２７９からそれの第２の出力ポート４６７を通じて３ライン・）・スヘ送られ 、そして７４ＬＳ１３８型デコーダ・チップ４６９を利用した３ライン・ツー・ ８ライン・アドレス・デコーダ・セクション４３９に送られ、このデコーダ・セ クション４３９は、受信信号のそれぞれが６個のＤＬ７７５１セグメント型デイ スプレイ４７１のうちの１つに送られるべきかあるいは８つの発光ダイオード（ ＬＥＤ）４７３のうちの１つに送られるべきかを、各信号でコード化てれたアド レスによって決定する。ζらに、デコーダ・セクション４３９は、第１の周辺プ ロセッサ２７９の第１の入力／出力ポートにキーボード・セクション４４３を選 択的に接続する。

緩（１れたキーボード・セクション４４３が設けられており、これにより、オイ レークがコントローラ１０とインターフェースすることができ、このキーボード ・セクション４４３は、軽重しい実施例では、バッファ４４１と、４×４マトリ クス・プレイとして構成ばれた１６キー・キー・ｐノド４７７を含んでいる。第 １の周辺プロセッサ２７９は、第１のグループの接続のそれぞれおよび第２のグ ループの接続のそれぞれの論理状態を検知しかつそのようにして検知きれた状態 を比較することによって各キーのステータスを決定することができる。上記マト リクス内の４つの垂直方向の列のそれぞれの論理状態は、７４ＬＳＯ５型バッフ ァ増幅器４７９のうちの１つを通る信号によって確立され、他方、４つの水平方 向の行のそれぞれの論理状態は７４ＬＳＯ］型バツフア・アドレス・イネーブラ ４８１のそれぞれを通る信号によって確立σれる。これらの信号は発光ダイオー ド４７３に送られるかあるいは第１の周辺ゾロセッサ２７９から直接のセグメン ト型ディスフ０レイ４７１にも送られうる。すなわち、適当なキーを押下するこ とによりディスプレイが選択これて後に、第１の周辺ゾロセッサ２７９からの信 号が、７５４５２Ｂ型ダーリントン・トランジスタ・バッファ４８３のうちの１ つを通じてディスプレイのうちの適当な１つを駆動して所望のキャラクタを発生 する。各表示４７１ば、常に照明はれる表示メノセーノの外観を与えるのに十分 なだけ迅速なレートでマルチゾレクスされる、すなわちリフレノンユでれる。

ディスプレイ・セクション４４５は、／ステム・コントローラ１０の動作モード およびステータスを表示するための８個のデフタル表示ＬＥＤのグループと、オ 被レーク・パネルによってアドレスはれている機能を指示するための２デノノト 、７セグメント・ディスプレイ４８５と、アドレスきれた機能値捷たは２進状態 を表示するだめの４デノノト、７セグメント・ディスプレイ４８７で構成されて いる。

操作ノ讐ネル５７は調整これた電源アセンブリ４７の＋５ボルト部分から分離さ れることが好ましく、従って、バルク・デカソゾラ回路４８９が設けられており 、この回路４８９は第１の高周波パイ−ｅス用コンデンサ４９１と、それと並列 に接続された第２の低周波バイパス用コンデンサ４９３を有している。低周波パ イ・母ス用コンデンサ４９３は、電源電圧が短時間中断された場合にその電源電 圧を瞬時的に維持するのに十分な容量値を有していることが好ｉ　Ｌぐ、この値 は、好ましい実施例では、２２マイクロフアラツドである。望ましくないスゲリ アス信号の存在を軽減するために、各スタティック・スイッチング装置が、公知 の態様で選択されかつ＋５ボルト端子と直流共通バスの間に接続されたノイズ軽 減用パイ・（ス・コンデンサ（図示せず）を有していることが好ましい。

産業上の利用可能性 図面に示しかつ上述した態様で構成きれた場合、操作・母ネル５７は、オペレー タが複数の機能のそれぞれのステータスを質関すること、これらの機能に関する 表示された情報を受取ること、および機能を指示修正することを、すべて特定の プログラム・ルーチンに従って、行なうことができるようにする。第４レータに とってアクセス可能な機能の一例は、セグメント・ブイスジレイ４７１およびＬ ＥＤ４７３のような数字およびデジタル表示体の動作を視覚的にチ工ンクしうる セルフ・テストの例である。他の例としては、オペレータが特定のルーム・サー モスタンドの設定点を質関したいことおよびそのルーム内の実際の温度を決定し たいという場合がありうる。特定の設定点および特定の温度値はそれぞれオぜレ ータに利用可能なテーブルに記録された機能番号によって識別これうるので、オ ぜレータはディスプレイのためにこれらの値を機能番号によって選択することが でき、ざらに、特定のプログラム・ルーチンによって予め定められた設定点の範 囲内で設定点を指示修正することができる。第４レータがステータスを質関し、 表示しかつ修正しうる他の機能の例としては、エンタルピー、湿度および快適指 数機能がある。オペレータは、たとえば遠隔のドアロックやモータ・ファン・ス タータのトグル・スイッチの開放または閉塞位置よりなる機能上のフィールド・ データ点の２進ステータスを決定することもできる。しかしながら、機能変更ま たは新しい値のエントリを許容するように該当機能が予め識別されていなければ 、オペレータが予め定められた限界を超えて設定点の値を変更１．たりあるいは ２進点のステータスを変更したりすることができないようにゾログラムが構成さ れることが好ましい。

を面に、そのプログラムは、トラブル・ランプとして示されているＬＥＤ４７３ のうちの１つが点灯きれないがぎり、オペレータによってリセットされるシステ ムを排除することが好ましい。

つぎに第２４図を参照すると、コントローラ１ｏの内部要素の保護およびそれの 配線の容易のために、そのコントローラ１ｏは、処理装置５１、フィールド・イ ンターフェース５３．’？ｉ源セクション４５、電源アセンブリ４７および操作 ・ぐネル５７を互いに離間した関係をもって受入れるようになされた筐体４９５ 内に収納これることが好ましい。配線ダクト４９７は、筺体４９５の右上方隅に 入りかつ上述の要素に連結するため、すなわち各要素に電気的に接続するための エノノ・ストリッツおよび導体を取付ケルための端子コネクタを有する任意のフ ィールド・ターミナル・ビー１’　４９９に連結するために下方に延長した配線 束を受入れるように構成されている。ロック可能な筐体ドア（図示せず）には、 ディスプレイ・セクション４４５の視映を可能にしかつキーボード・セクション ４４３を権限のない使用から保護するために透明なノ（ネルが設けられることが 好ましい。

第６図および第１０図を参照すると、グロセノザ・ツヤツク５１１、フィールド ・インターフェース・ツヤツク５１２．　モニター・ツヤツク５１３およびポー タプル・プログラム・ユニット・ジャック５１４よりなる複数のマルチピン・ジ ャックが設けられている。通常の動作時には、処理装置５１とフィールド・イン ターフェース５３との間の通信を可能にするためにツヤツク５１１および５１２ 間に多導体ケーブル５１０が差し込捷れる。／ステム診断ユニット（図示せず） が、処理装置５１とフィールド・インターフェース５３との間の通信を監視する ために、ツヤツク５】３に差［７込捷れうる。さらＫ、処理装置５１をプログラ ムするために、データプル・プログラム・ユニット（図示せず）がツヤツク５１ ４に差し込１れうる。システム診断ユニットも、ケーブル５１０を除去しかつこ のユニットにツヤツク５１１に差し込むことによってフィールド・インターフェ ースと通信することを許容されうるか、あるいはシステム診断ユニットをツヤツ ク５１１に差し込むことにより、フィールド・インターフェース５３の機能が手 本とされうる。

システム・コントローラ１０に使用するために開発芒れるべきゾログラムは、フ ィールド点定義、データ点定義、制御プロセス公式化、および操作・（ネル機能 公式化からなる４つの要素を含む。

フィールド点定義に関係し７たプログラムの部分は、センサ情報を変換するため および出力を制御するためにフィールド・インターフェース５３によって実施さ れるべき動作に存在しかつそれを特定スる。フィールド点定義がフィールド・イ ンターフェース５３によって実施されるべき動作を規定する作用をしているあい だ、それらの点に対するデータ・ベースが処理装置５１に維持される。

処理装置５１とフィ・−ルド・インターフェース５３との間の通（Ｈによって、 フィールド・インターフェース・ゾログラムが処理装置５１からダウンロードさ れ、制御指令がフィールド・インターフェースに発せられ、そして点ステータス に関係した処理装置データ・ベースの部分が、必要に応じてフィールド・インタ ーフェースによって更新でれる。このようにして、点定義がフィールド・インタ ーフェース・プログラムの１つの要素と、識別されかつ処理装置コントロール・ ルーチンにアクセス可能な処理装置メモリ内の点場所を発生する。

フィールド点定義を発生するために認識されるべきハードウェア寸たはフィール ド装置点は、２進およびアナログ入力、２進出力および制御点型式よ、りなる。

２進入力型式については、コンタクト・ステータス、ノモルス・カウント、およ ヒノ（バス・レート型式として分類さ］１うる。アナログ久方点は、リミテッド ・レン六フル・レン人　レート入力およびカウント合計点に分けられる。

２進出力点は、２つの状態（オン／オフ）型式せたは／ステム・コントローラ１ ０からの＋１２ボルト直流制御駆動によって切換エラｈ、る３つの状態（ファン クション／ボールド／リバース・ファンク／ヨン）型式のフィールド等価装置に 接続される。この切換えられ／こ駆動は、独立の外部＋１２ボルト直流電源（図 示せず）に関連して用いられる。２進出力点は、リレー制御、作動体および電気 スイッチ点よりなるように分けられうる。

７つの型式が存在しうる制御点がプログラム内に定義され、それはフィールド装 置とは直接関連を有せず、かつ所望の機能を得るために他の点と協働する。２進 およびアナログ・インターロック、インクレメンタル制御、およびフィードバッ クをともなう２進出力よりなる制御点を定義するためのプログラミングを利用す ることが好ましい。作動体位置、比例制御および監視きれたアナログ・インター ロック型式も定義されうる。

システム・コントローラは２進およびアナログの２つの型式のデータ点をサポー トする。データ点は、プログラムによっておよび／捷たは回路網ヘッドエンド・ ユニット１４によって用いられる演算された変数のメモリ記憶場所を特定するこ とによって定義される。制御プロセス公式化は、監視、システム制御およびエネ ルギ管理機能を実施するためにコントローラ１０の制御論理および演算動作を定 義し、他方、操作・（ネル機能の発生は操作・ぐネルで使用者に利用可能な／Ｊ パラメータ定義する。

コントローラ１０のプログラミングは、ユティリティ、演算制御、エネルギ節減 および時間プログラム機能を含む機能のライブラリから選択することによって行 なわれることが好ましい。ユティリティ機能の例としては、プロセス・エントリ 、可変調節、アラーム識別およびキーボ゛−ド制御がある。ノロセス・エンドす は、時および事象によるエントリとともに、出口およびリスタート機能を含むこ とが好脣しく、可変調節は、スタート／ストップ出力、アナログ設定点、および 選択されたメモリ値の調節のだめのルーチンを含む。アラーム識別は固定値と偏 位との両方に対するアラーム条件を定義し、キーボード制御ルーチンは、操作ハ ネル５７およびそれのディスプレイ・セクション４４５のディスゾレ仁スキャン 、オーバーライドおよび調節能力のプログラミングを許容する。

演算ルーチンは、ハイおよびロー信号間の識別を与えるためおよびたとえば露点 およびエンタルピの値を計算するために、演算、２進論理、関係論理および複数 の固定公式に関係したものを含むことが軽重しい。コントローラ１ｏで使用する のには、浮動小数点ではなくて、１０進小数点演算が好ましい。なぜならば、操 作されるべき数値は既知の一般的な範囲内にあり、しかもその方が、より迅速な アルゴリズム処理が得られ、かつ必要々メモリ容量がより小きくてすむからであ る。制御ルーチンは、信号予測遅延ならびにデッドバント幅および場所の調節に 関係した信号補償に対するものを含むことが好ましい。他の制御ルーチンは、特 定の用途の指示に従って比例・比例・積分および／捷たは比例積分微分制御ヲ与 える目的のために、比例、インクレメンタル、マルチフ０ル・ステーソングおよ び／またはマニュアル・オフ・オートマチック制御のだめのルーゾ制御に関係し たものを含むことが好ましい。

機能のライブラリも、例えば最適始動およびデュウティ・サイクルのランニング ・タイム・ルーチン許容公式化のようなエネルギ節約に対する機能を含むことが 軽重しい。たとえばリスタート時における予め定められた遅延または他のルーチ ンを反復するための時間間隔を与えるためのような時間グログラム機能を含むこ とも好ましい。

コントローラのアプリケーション・プログラム内で種々の制御プロセス公式化が 発生されることができ、それらの公式化のそれぞれは、エントリ、アプリケーシ ョン、および無条件出口ルーチンを含むルーチン・コールのシーケンス・・ぐラ メータ化きれたライブラリよりなる。各被制御プロセスを識別するために必要と される情報は、制御プロセスおよびルーチン番号とともに、ルーチン・ネームま たは型式およびルーチン・・ぐラメータの二−モニノク・コード化を含む。ユー ザは、二一モニノク・コード化されたルーチンのライブラリからあるルーチンを 選択することにより１またはそれ以上のゾログラムを作成することができ、そし てそのようにして作成きれたプログラムは、第１のメモリ・コーニノト２８７に よって定義きれバッテリ・バックアップされたＲＡＭ内に記憶される。

操作ツクネル５７は、システム設計者がキーボード・セクション４４３から実施 されうる限定でれた一組の動作を特定することができるように機能する。これら の機能は、００〜９９の番号によってユーザに識別ばれることが軽重しく、１捷 たは２ステツプ・エントリ・プロジーツヤを必要とする。第１のステップは機能 を選択し、２デフノト機能番号のエントリを含む。ディスプレイ動作だけを含む ルーチンに対しては、それが必要とされる唯一のステップであり、２０ログラム されたデータのディスプレイを生じる。

ステータスまたは値の調節を含む機能に対しては、適当々ナンノく−・キーを押 下し、続いて値をエントリさせるキーを押下することによって１つの値がエント リされる。

システム・コントローラ１０のプログラミングおよび要素はセルフテスト診断お よび制御でれたりスタートを与えるように構成されることが軽重しい。たとえば 、データ点が予め定められ′に限界を超える・やラメータを呈示した場合に、Ｌ ＥＤ　４７３のうちの１つが点灯されうる。さらに、データ・メッセー）に伴な ってフラグを含み、そのデータが信頼しうるかを表示し、もし信頼しうるもので ない場合には最後に伝送された信頼できるデータを用いてメノセーノの処理を行 なわせるかあるいはその信頼できないデータを予め選択されたデフォルト・パラ メータで置換するようにすることが好ましい。停電の場合には、コントローラ】 ０を完全にオンラインに置きかえるのに先立って、予め定められたゾログラム・ ルーチンの実行を強制することが軽重しい。

システム・コントローラ１０から最適パーフォーマンスヲ得ルためには、ある種 の装着およびフィールド・データ点・やラメータが観察されることが好ましい。

容量結合およびノイズ・ピノクアノゾに基因して、コンタクト・ステータス、カ ウント合計および・やルス・レート点から／ステム・コントローラ１０内に２進 入力信号を伝送するケーブルの最大長がＮｏ、　２２　ＡＷＧツイスト・ぜア・ ワイヤの１０００フイートを超えないことが推奨きれる。前者の２つの型式の点 に対して用いられるシールドはコントローラ１０においてだけ接地されなければ 々らない。・セルフ・レート点信号を伝送する配線に対しては／−ルドを用いる ことが好ましく、その／−ルドも同様にコントローラ１０においてのみ接地され るべきである。アナログ入力信号を伝送するケーブルに関しては、温度信号に対 して用いられるケーブルは、ミントローラ１０においてのみ終端されたシールド を有するＮｏ、　１８ツイスＦ　ｄアの２５０フイートを超えてはならない。ポ テンショメータ入力に対しては、奸才しい最大ケーブル長は、２または３導体Ｎ ｏ、　１８ツイスト・シールド・ワイヤの２５０フイートである。３導体ケーブ ルのシールドはコントローラ１０においてのみ終端きれるべきであり、２導体ケ ーブルに対するシールドは、分離されかつ月？テンショメータの第３の導体とし て用いられるべきである。電圧１トランスデー−サおよび電流トランスデー−サ 信号を伝送するケーブルの長きは、コントローラ１０においてのみ終端したシー ルドを有するＮｏ、　１８ツイスト、シールド・Ｋアの５００フイートを超えて は−ならない。電圧トランスデューザ信号を処理装置５１に伝送するケーブルの 長きは、コントローラ１０においてのみ終端するシールドラ有スる３　導体Ｎｏ 、　１８ツイスト、シールド・ワイヤの２５０フイートを超えてはならない。２ 進出力型式の信号を伝送するために用いられるケーブルに関しては、瞬間出力信 号に対して用いられるケーブルの長はがＮｏ、　］、　８ツィス）−？アの４８ ０フイー゛トを超えてはならない。位置出力信号に対して用いられるものは５０ フイートを超えてはならず、維持きれる出力信号に対して用いられるものは、Ｎ ｏ、　１８ツイスト−ｓア導体の１０００フイートを超えてはならない。任意の シールドはコントローラ１０においてのみ終端これることが軽重しい。コントロ ーラ・キャビネット内におけるすべての制御配線は電源配線とは別個の閉じ込め られたチャンネル内を通されることが好ましい。

コンタクト検知のためには、開回路抵抗は］ＯＭΩよりも大きいことが軽重しく 、他方、閉回路抵抗は１００にΩより小さいことが軽重しい。電圧検知およびバ ッファ出力論理値「１」に対しては、フィール１°・ターミナル入力は好１しく は＋３．６ボルト直流と＋１０．５ボルト直流との間であるべきであり、バッフ ァ出力論理値「０」　に対しては、−０，５ボルト直流と＋１４ボルト直流との 間であるべきである。フィールド・ターミナルと接地との間の入力抵抗は４５０ にΩよりも犬きくなければならない。５０％デユーティ・サイクル・サービスに 対する好ましい遷移率の範囲は、コンタクト・ステータス入山に対しては、０〜 ４ｐｐｓ、・ｐルス・カウント入力に対しては０〜４ｐｐｓ、０．８秒スキャン ・レートにおけるパルス・レート入力に対しては１．２５〜３１５１）ｐＳ　。

２．０４秒スキャン・レートに対しては０５〜＋−２５ｐｐｓである。

コン−１−タ・プログラムを作成装填した後であって、コントローラ】０を動作 させる前に、０〜５ボルトの入力電圧範囲にわたってアナログ・デフクル変換器 の１２ビツト容量を用いるためにアナログ・インターフェース３３３を較正する ことが望せしい。

第１５図および第１６図を参照すると、＋／−５，５０００ボルト、＋／−０， １ＭＶに較正ばれかつ出力インピーダンスが６６０Ωより小をい精密電源および 精密デジタル電圧計の場合には、次のステップが実施されなければなら々い。

１　第１５図のゲインをともなうスキャン点にプログラムされたＥＰＲＯＭを与 える。

２　点５０１を接地する。

３　点５０３と第１６図のアナログ・コモンである点５０３との間に電圧刷ゾロ ープを配置する。

４　ポア７’／ヨメ　ｌを−５，２８０５ボルト、＋／−０，１ＭＶ　（７）電 圧訓読みに調節する。

５　点５０１から接地を除去し、そして点５０１に］、、６９９９ぎルト、十／ −０，１ＭＶの電圧を印加する。

６　コンバータ集積回路３８７の出力Ｂ１−Ｂ１２が４０９５カウントを読むま でポテンショメータ５０９　ｉ調節する。

７、ｆ、７．ト点５旧に０．８７３２ボ゛ルト＋／−０，］ＭＶ　（７）電圧を 印加する。

８　回路３８７からゼロ・カウントを得るようにポテンショメータ５０５を調節 し、かつ読みが０．５ＭＶ以内となる寸でステップ５〜８を繰返す。

９　ポテンショメータ５０５および５０９をシールする。

以上この発明の好ましい実施例が図示されかつ記述されたが、この発明はその実 施例によって何ら限定されるものではなく、請求の範囲のみによって限定され・ るものである。

国際調査報告 ＩＭｗｔｂｍｍ＋ｈａｍｎｓａ　ＰｃＴ、Ｕｓ　８．、ｏ、、、、。

ＩＮＴＥＲＩすＡＴＩＯＮＡＬＡＰＰ［、ＩＣ＋ＡＴＩＯＮＮｏ、ＰＣＴ／ＵＳ ８３１０１１２５（ＳＡＳＳ７ａｌＴｈｅ　Ｅｕｒｏｐｅａｎ　Ｐａｔｅｎｔ　 ０ｆｆｉｃｅ　ｉｓ　ｉｎ　ｎｏ　ｗａｙ　１ｉａｂｌｅ　ｆｏｒ　ｔｈｅｓｅ ｐａｒｔｉｃｕｌａｒｓ　ｗｈｉｃｈ　ａｒｅ　ｍｅｒｅｌｙ　ｇｉｖｅｎ　ｆ ｏｒ　ｔｈｅ　ｐｕｒｐｏｓｅ　ｏｆｉｎｆｏｒｍａｔｉｏｎ。

ＰａｔｅｎｔｄｏｃｕｍｅｎｔＰｕｂｌｉｃａｔｉｏｎＰａｔｅｎセｆａｍｉｌ ｙＰｕｂｌｉｃａｔｉｏｎｃｉｔｅｄ　ｉｎ　５ｅａｒｃｈ　ｄａｔｅ　ｍｅｍ ｂｅｒ（ｓ）　ｄａｔｅｅｐｏｒｔ

Claims (1)

【特許請求の範囲】
1. １．低レベル・マイクロゾロセッサ型システム・コントローラであって、 前記コントローラに調整された電力源を与えるだめの電源手段と、 選択てれたデータ・ペース情・報をインターフェース手段に転送しかつこのイン ターフェース手段からステータス信号を受取り、ゾロセッサ手段の読取専用メモ リ部分に存在する二一モニノク・コード化されたルーチンのライブラリから選択 はれたコンピュータ・プログラム・ルーチンに従って前記ステータス信号に関す るアルゴリズムを実行し、かつプログラムでれたデータおよびデノタル指令信号 全前記インターフェース手段に送るフィールド・プログラマブル・ゾロセッサ手 段と、 前記プロセッサ手段のデータ・ベースを周期的に更新し、前記プロセッサ手段か らおよび遠隔のデータ点から受取った信号を解析しかつ条件づけ、前記遠隔のデ ータ点を選択的に制御するインターフェース手段と、 情報ディスプレイ手段を有しており、選択きれたシステム動作、ｒＰラメータお よび変数を表示しかつ調節するために前記ゾロセッサ手段と協働するオペレータ ・パネル手段とよりなる低レベル・マイクロゾロセッサ型システム・コントロー ラ。 ２、前記ノロセッサ手段が前記アルゴリズムの解に従って前記指令信号を選択的 に発生するために前記アルゴリズムを連続的に実行しうる請求の範囲第１項記載 のコントローラ。 ３、前記アルゴリズムが、フィール１゛・データ点の所望の状態をそのデータ点 の実際の状態と数学的に比較し、それら間の誤差を決定し、前記データ点を制御 するフィールド機器の位置に影響するデジタル指令信号を発生きせるだめの制御 アルゴリズムを含む請求の範囲第２項記載のコントローラ。 ４、前記アルゴリズムが、エネルギ消費を軽減する目的のために前記フィールド 機器の調和のとれた制御を生じさせるエネルギ管理アルゴリズムをさらに含む請 求の範囲第３項記載のコントローラ。 ５、前記７０ロセノサ手段がマスター・マイクロプロセッサ手段ｅ含んでおり、 このマスター・マイクロゾロセッサ手段はそれとの間で通信できるように接続さ れた周辺マイクロプロセッサ手段ヲ有しており、前記マスター・マイクロゾロセ ッサ手段は、前記周辺マイクロノロセッサ手段からの信号の選択的な検知を与え るコンピュータ・プログラムを具備している請求の範囲第４項記載のコントロー ラ。 ６、前記周辺マイクロゾロセッサ手段は、マスター周辺ゾロセッサ手段と、第１ の周辺プロセッサ手段を含んでおり、前記マスター周辺プロセッサ手段は前記プ ロセッサ手段と前記インターフェース手段との間にメノセーソ通信を与えるため に通信プロトコールを利用し２ており、前記第１の周辺ゾロセッサ手段は前記オ Ｒレーク・・ξネル手段と前記７０ロセノザ手段との間の通信を行なうメノセー ソ・フォーマットおよびデコード機能を与えるようになされている請求の範囲第 ５項記載のコントローラ。 ７、前記プロトコールが単一マスター、可変メノセーノ長、ポーリング型式のも のである請求の範囲第６項記載のコントローラ。 うるシステム・コントローラであって、メモリ手段と内部に予め定められたプロ トコール・プログラム全確立はれたマス−ター・ゾロセッサを具備し、さらに前 記マスター・ゾロセッサからの信号を受取り、フィールド・インターフェース手 段に対するシリアル指令伝送を発生し、および前記マスター・プロセッサとオペ レータ・ノＰネル手段との間のデータ交換エントリおよび更新を許容する複数の 周辺プロセッサを具備しているフィールド・プログラマブル・ゾロセッサ手段と 、前記ゾロセッサ手段とアナログおよび２進型式のフィールド機器点との間にメ ッセーノ通信を与えるプログラマブル・フィールド・インターフェース手段と、 オにレータが複数の機能のそれぞれのステータスを質問すること、前記機能に関 する情報をディスプレイすること、および予め定められたプログラムに従って前 記機能を選択的に修正することができるようにするキーが−ド手段を具備したオ ペレータ・パネル手段と、 前記コントローラに調整きれた電力源を与えるための隔離てれた直流電源を具備 した電源手段よりなる前記システム・コントローラ。 ９、前記フィールド・インターフェース手段が、それぞれアナログおよび２進フ イールド・データ点とインターフェースするため゛　のアナログ・インターフェ ース手段および２進インターフェース手段と、前記フィールド・インターフェー ス手段および前記ゾロセッサ手段間の通信を行なうための手段と、受取ったデー タを制御しかつ演算処理する内部処理手段と、前記フィールド・インターフェー ス手段内およびこのフィールド・インターフェース手段と前記内部処理手段との 間のデータの交換を同期化するクロック信号発生手段を具備している請求の範囲 第８項記載のノロセッサ。 １０、前記アナログ・インターフェース手段が第１のグループの信号入力と第２ のグループの信号入力を有し、前記第１および第２の入力グループのそれぞれが 第１および第２の信号出力への変換のためにマルチゾレキンング手段に接続され ている請求の範囲第９項記載のコントローラ。 １１、第１の電圧範囲にわたって生じかつ前記入力グループにおいて受取られる 入力電圧信号が、前記第１の範囲とは異なる第２の電圧範囲を有するアナログ信 号として現われるように条件づけられうる請求の範囲第１０項記載のコントロー ラ。 １２、前記第２の電圧範囲がＯポルトル５ボルトである請求の範囲第１１項記載 のコントローラ。 １３　加熱、通気および空気調和制御およびエネルギ管理機能を実施するだめの システム・コントローラであって、このコントローラに調整された電力源を与え るようになでれ、かつ電気的ノイズを分離するための分離てれた直流電源手段全 具備した電源手段と、 データ点を定義するための第１のデータ・ベースおよび制御指令信号の発生のた めに維持された第１のグループのプログラム・ルーチンを有するメモリ・セクシ ョンを具備し７たゾロセッサ手段と、 前記ゾロセッサ手段から制御指令信号を受取るようになきれており、かつ第２の グループのプログラム・ルーチンと、複数のフィールド点を定義する第２のデー タ・ベースを有していて、前記第１のデータ・ベースを周期的に更新するように なこれたブイールド・インターフェース手段ト、 前記プロセッサ手段に接続されており、キー・−〇ノド手段と、数字およびデノ タル・ディスプレイ手段を具備していて、前記コントローラがスタンドアローン ・モードまたは回路網結合モー１’ｆ機能しているときに制御および監視通信を 与えるオペレータ・・やネル手段を具備する前記システム・コントローラ。 １４、前記データ点が、前記第１のグループのゾログラム・ルーチンによって利 用される計算きれた変数の前記メモリ・セクション内における記憶場所を、前記 第１のグループのプログラム・ルーチンにおいて、特定することによって定義ば れる請求の範囲第１３項記載のコントローラ。 １５、　前記データ点が２進ステータスおよびアナログ値型式の点よりなる請求 の範囲第１４項記載のコントローラ。 １６、前記データ点のそれぞれが、点動作の正常性、ステータス変化のりポータ ビリティ、順次サンプリングきれるデータ点値および現在の点２進ステータノ捷 たはアナログ値の一致を表示するためにステータス情報を関連せしめられている 請求の範囲第１５項記載のコントローラ。 １７、前記フィール１゛点が、２進入力、アナログ入力、２進出力および制御型 式の点からなる請求の範囲第１３項記載のコントローラ。 １８　前記２進入力点がコンタクｒ・ステータス、・ｅルス・カウントおよびパ ルス・レート型式の点よりなり、前記アナログ入力点が、リミテッド・レンツ、 フル・レン六　レート入力およびカウント金側型式の点よりなる請求の範囲第１ ７項記載のコントローラ。 １９　前記２進出力点が２状態捷たは３状態型式のフィ−ルド機器点に接続され うる請求の範囲第１７項記載のコントローラ。 ２０、前記２進出力点が、リレー制御、作動体、および電気的スイッチ点よりな るように分けられうる請求の範囲第１９項記載のコントローラ。 ２１、前記制御点が２進インターロツク、アナログ・インターロック、インクレ メンタル制御御およびフィードバックをともなう２進出力型式の点からなる請求 の範囲第１７項記載のコントローラ。 ２２、前記第１のグループのプログラム・ルーチ／が二一モニノク・コード化き れたユーザ型式のものである請求の範囲第１３項記載のコントローラ。 ２３、加熱、通気および空気調和の用途に関係づけられた分散データ処理、制御 およびエネルギ管理機能を実施するための低レベル・システム・コントローラテ アって、 隔離ζ灯だ直流電源セクション′を含み、前記コントローラに調整σハフ１−電 力源を与える電源手段と、マスター・マイクロッ０ロセノザと、複数の周辺マイ クロプロセツサを具備・シており、フィールド点ステータス信号を受取り、制御 および丁イ・ルギ管理アルゴリズム全デジタル的に実行し、フィールド・インタ ーフェース手段にデノタル指令信号を送るゾロセッサ手段と、 このゾロセッサ手段からおよび遠隔のフィールド機器点から受取った信号を解析 しかつ条件づけるようになされており、フィール１゛点定義に関係づけられかつ 前記ゾロセッサ手段からダウンロードきれたデータ・ベースを含んでいるフィー ルド・インターフェース手段と、 キーパノド手段と、システム動作・ぐラメータを選択的に表示しかつ調節するた めに協働する複数の照明される情報ディスプレイ手段を有するオ被レータ・・母 ネル手段と、前記電源手段、ゾロセッサ手段、フィールド・インターフェース手 段オよびオ被レータ・パネル手段に対するフィールド機器の配線接続を助長する フィールド・ターミネーション手段を具備すル前記システム・コントローラ、。 ２４、前記周辺マイクロプロセッサのうちの１つが前記マスター・マイクロゾロ セッサからの指令信号を受取るためおよび前記マスター・マイクロプロセッサ内 に存在するコンピータ・プログラムによって確立された予め定められたプロトコ ールに従って前記フィールド・インターフェース手段に対する指令信号の７リア ル伝送を発生するためのマスター周辺ノロセッサを含んでいる請求の範囲第２３ 項記載のコントローラ。 ２５、前記周辺マイクロプロセッサのうちの他の１つが、前記マスター・マイク ロゾロセッサと前記オにレータ・パネル手段との間にデータ交換エントリおよび 更新を与えるための第１の周辺ゾロセッサを含んでいる請求の範囲第２４項記載 のコントローラ。 ２６、前記周辺マイクロゾロセッサのうちの他の１つが、前記システム・コント ローラとヘッドエンド・ユニットとの間の通信全助長するための第２の周辺プロ セッサを含んでいる請求の範囲第２５項記載のコントローラ。 ２７、前記第１の周辺プロセッサが前記オイレータ・・ぐネル手段の構造構成要 素を定義する請求の範囲第２６項記載のコントローラ。