JPS5950669A - 水平同期装置 - Google Patents
水平同期装置Info
- Publication number
- JPS5950669A JPS5950669A JP57161734A JP16173482A JPS5950669A JP S5950669 A JPS5950669 A JP S5950669A JP 57161734 A JP57161734 A JP 57161734A JP 16173482 A JP16173482 A JP 16173482A JP S5950669 A JPS5950669 A JP S5950669A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- horizontal
- adder
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジョン受像機に用いることのできるデ
ィジタル式の水平同期装置に関する。
ィジタル式の水平同期装置に関する。
従来例の構成とその問題点
従来、テレビジョン受像機に用いられる水平同期回路は
アナログ回路によるもので第１図の如く構成されている
のが一般的である。まず、第１図の従来例について説明
する。
アナログ回路によるもので第１図の如く構成されている
のが一般的である。まず、第１図の従来例について説明
する。
３・°−１゛
２ この図で、入力信号は合成映像信号である。１は入
力の合成映像信号（アナログ信号）から水平パルス、垂
直パルス及び等価パルスを含む同期信号を得るだめの同
期分離回路、２は位相検波回路、３はループフィルタ、
４は電圧制御発振回路（ＶＣＯ）、５は水平ドライブ回
路、６は水平出力回路、７は比較信号発生回路である。
力の合成映像信号（アナログ信号）から水平パルス、垂
直パルス及び等価パルスを含む同期信号を得るだめの同
期分離回路、２は位相検波回路、３はループフィルタ、
４は電圧制御発振回路（ＶＣＯ）、５は水平ドライブ回
路、６は水平出力回路、７は比較信号発生回路である。
第１図の動作について大略を説明すると、まず、同期分
離回路１の出力である同期信号人と、水平出力回路６の
出力パルスＥ（例えば、水平フライバックパルス）を抵
抗とコンデンサで構成されたローパスフィルタを用いて
積分を行なうようにした比較信号発生回路７に加えて得
られた鋸歯状波形の比較信号Ｂとを一般に、鋸歯状波人
ＦＣ回路やパルス幅大ＦＣ回路等が用いられる位相検波
回路２に加えて、その位相検波回路２の出力として同期
信号人と比較信号Ｂとの位相差に相応する位相誤差信号
Ｃを得る。この位相誤差信号Ｃを抵抗とコンデンサで構
成されたり−ドラグフィルタが用いられるループフィル
タ３に加えて平均化し、位相誤差信号Ｃをほぼ直流の制
御信号りに変換する。この制御信号りは電圧制菌発振回
路（ＶＣＯ）４に印加し、その発振周波数と位相とを入
力の水平同期信号に一致させるように制御する。その制
御の結果、制御信号りは零に近すいていく。ＶＣＯ４の
出力は水平ドライブ回路６を介して、水平出力回路６に
加え、その出力として、水平偏向出力信号（フライバッ
クパルスを含む）を得る。
離回路１の出力である同期信号人と、水平出力回路６の
出力パルスＥ（例えば、水平フライバックパルス）を抵
抗とコンデンサで構成されたローパスフィルタを用いて
積分を行なうようにした比較信号発生回路７に加えて得
られた鋸歯状波形の比較信号Ｂとを一般に、鋸歯状波人
ＦＣ回路やパルス幅大ＦＣ回路等が用いられる位相検波
回路２に加えて、その位相検波回路２の出力として同期
信号人と比較信号Ｂとの位相差に相応する位相誤差信号
Ｃを得る。この位相誤差信号Ｃを抵抗とコンデンサで構
成されたり−ドラグフィルタが用いられるループフィル
タ３に加えて平均化し、位相誤差信号Ｃをほぼ直流の制
御信号りに変換する。この制御信号りは電圧制菌発振回
路（ＶＣＯ）４に印加し、その発振周波数と位相とを入
力の水平同期信号に一致させるように制御する。その制
御の結果、制御信号りは零に近すいていく。ＶＣＯ４の
出力は水平ドライブ回路６を介して、水平出力回路６に
加え、その出力として、水平偏向出力信号（フライバッ
クパルスを含む）を得る。
以上のような制御ループにより水平の発振周波数と位相
を自動的に制御して水平偏向出力信号を入力の同期信号
に同期させその状態を保持させる。
を自動的に制御して水平偏向出力信号を入力の同期信号
に同期させその状態を保持させる。
ところが、このような従来の装置はアナログ的な信号処
理によって動作をしているものであるため、コンデンサ
等を多く含んでいて半導体集積回路素子化が困難であり
、かつ大形になり、生産の合理化を図ることができない
とともに、回路部品のばらつき等のために回路の動作が
一定化しなかったり不安定に々ったりする問題があった
。
理によって動作をしているものであるため、コンデンサ
等を多く含んでいて半導体集積回路素子化が困難であり
、かつ大形になり、生産の合理化を図ることができない
とともに、回路部品のばらつき等のために回路の動作が
一定化しなかったり不安定に々ったりする問題があった
。
発明の目的
本発明はかかる従来の欠点を解消して、ディジ６ ベー
ラ゛ タル信号処理によりテレビジョン受像機の水平同期動作
を達成することのできる装置を提供することを目的とす
る。
ラ゛ タル信号処理によりテレビジョン受像機の水平同期動作
を達成することのできる装置を提供することを目的とす
る。
発明の構成
本発明においては、まず、合成映像信号を２進数値に量
子化したディジタル信号に変換し、とのＡ−Ｄ変換しだ
ディジタル信号から水平パルス。
子化したディジタル信号に変換し、とのＡ−Ｄ変換しだ
ディジタル信号から水平パルス。
垂直パルス及び等価パルスを含む同期信号を得る。
一方、加算器１乗算器及び単位遅延回路を用いて構成し
た比較信号発生回路により水平出力回路の出力パルスを
積分して比較信号を発生させ、同期分離回路からの同期
信号とこの比較信号発生回路からの比較信号とを乗算器
、加算器及び単位遅延回路を用いて構成した位相検波回
路に加えて位相比較する。位相検波回路の位相検波出力
を、加算器１乗算器及び単位遅延回路を用いて構成しそ
の伝達関数を （但し、α１．α２．σ３は乗算器の乗算係数。
た比較信号発生回路により水平出力回路の出力パルスを
積分して比較信号を発生させ、同期分離回路からの同期
信号とこの比較信号発生回路からの比較信号とを乗算器
、加算器及び単位遅延回路を用いて構成した位相検波回
路に加えて位相比較する。位相検波回路の位相検波出力
を、加算器１乗算器及び単位遅延回路を用いて構成しそ
の伝達関数を （但し、α１．α２．σ３は乗算器の乗算係数。
６ ページ
ｚｌ は単位遅延を表わす）で表わされるものとした
ループフィルタにより平均化する。このループフィルタ
の出力を制御信号として計数器を用いて構成した発振回
路を制御して、水平出力回路の出力パルスの周波数と位
相とを水平同期信号に同期させるように制御する。さら
に、この発振回路の発振出力の位相をループフィルタの
出力の制御信号の一部を用いて微調整する。かくして得
た遅延時間制御回路の出力水平ドライブ回路および水平
出力回路を駆動する。
ループフィルタにより平均化する。このループフィルタ
の出力を制御信号として計数器を用いて構成した発振回
路を制御して、水平出力回路の出力パルスの周波数と位
相とを水平同期信号に同期させるように制御する。さら
に、この発振回路の発振出力の位相をループフィルタの
出力の制御信号の一部を用いて微調整する。かくして得
た遅延時間制御回路の出力水平ドライブ回路および水平
出力回路を駆動する。
実施例の説明
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第２図に概略構成を示す。図において、８は入力の合成
映像信号を２進数値に量子化したディジタル信号に変換
するム一り変換器、９はそのディジタル信号から水平パ
ルス、垂直パルス、等価パルスを含む同期信号を得る同
期離回路である。
映像信号を２進数値に量子化したディジタル信号に変換
するム一り変換器、９はそのディジタル信号から水平パ
ルス、垂直パルス、等価パルスを含む同期信号を得る同
期離回路である。
１ｏは位相検波回路、１１はループフィルタ、１２は水
平の発振回路であって、これらはディジ７ベー・・ タル回路により構成する。さらに、１３はディジタル制
電される遅延時間制御回路、１４は水平ドライブ回路、
１５は水平出力回路、１６はディジタル信号の比較信号
を作成する回路である。
平の発振回路であって、これらはディジ７ベー・・ タル回路により構成する。さらに、１３はディジタル制
電される遅延時間制御回路、１４は水平ドライブ回路、
１５は水平出力回路、１６はディジタル信号の比較信号
を作成する回路である。
次に、その動作と、各部の詳細について説明する。Ａ−
Ｄ変換器８の出力である合成映像信号を２進数値に量子
化したディジタル信号Ｓは、一般に映像信号９色信号を
含めて７〜８ビツト・必要とされ、その中で、水平及び
垂直同期信号は６〜６ビツトあればよい。従って、同期
分離回路９は信号Ｓ（７〜８ビツト）の中の−に１位ビ
ットから５〜６ビツトを用いて同期信号とする。同期分
離回路９の出力Ｔは５〜６ピツトのディジタル信−号（
同期信号）であるが、これらの５〜６ビツトはゲートを
介して１ビツトの信号として取炒扱ってもよい。
Ｄ変換器８の出力である合成映像信号を２進数値に量子
化したディジタル信号Ｓは、一般に映像信号９色信号を
含めて７〜８ビツト・必要とされ、その中で、水平及び
垂直同期信号は６〜６ビツトあればよい。従って、同期
分離回路９は信号Ｓ（７〜８ビツト）の中の−に１位ビ
ットから５〜６ビツトを用いて同期信号とする。同期分
離回路９の出力Ｔは５〜６ピツトのディジタル信−号（
同期信号）であるが、これらの５〜６ビツトはゲートを
介して１ビツトの信号として取炒扱ってもよい。
この同期信号Ｔは位相検波回路１ｏに第一の入力として
加える。一方、水平出力回路１５の出力パルスＥ（例え
ばフライバンクパルス）を比較信号発生回路１６に加え
て、出力パルスＥの中心で零となる様なディジタル比較
信号Ｕを得、位相検波回路１０に第２の入力として加え
る。
加える。一方、水平出力回路１５の出力パルスＥ（例え
ばフライバンクパルス）を比較信号発生回路１６に加え
て、出力パルスＥの中心で零となる様なディジタル比較
信号Ｕを得、位相検波回路１０に第２の入力として加え
る。
ここで、比較信号発生回路６は基本的には第３図に示し
た如く、係数−７−の乗算器１７、及び係数ａＯの乗算
器１Ｂと、加算器１９．２０と、１サンプリング間隔の
遅延２−＋ をする遅延回路２１とで構成され、その
伝達関数は次の式１で表わされる。
た如く、係数−７−の乗算器１７、及び係数ａＯの乗算
器１Ｂと、加算器１９．２０と、１サンプリング間隔の
遅延２−＋ をする遅延回路２１とで構成され、その
伝達関数は次の式１で表わされる。
ここに、サンプリング周波数を４ｆｓｃ（ｆｓｃは色副
搬送波周波数：ＮＴＳＣ方式では１４．３１８１８ＭＨ
ｚ）とし、カットオフ周波数を３．２ Ｋ Ｈｚとした
場合、α０−○、９９８６ 、 ＝Ｏ，０Ｏ０
７となる。
搬送波周波数：ＮＴＳＣ方式では１４．３１８１８ＭＨ
ｚ）とし、カットオフ周波数を３．２ Ｋ Ｈｚとした
場合、α０−○、９９８６ 、 ＝Ｏ，０Ｏ０
７となる。
また、この比較信号発生回路１６は、第４図に示しだ如
く構成することもできる。
く構成することもできる。
第４図において、２２．２３はトライステートスイッチ
であり、それらのコントロール端子には、各々水平出力
回路１６の出力パルスＥと、これを９ ベーζ争 、インバータ２４を介して接続している。従って、第８
Ｎａのような出力パルスの高レベルの期間（帰線期間）
ｔｒには］・ライステートスイッチ２２がオンになって
定数０１が加算器２５に加えられ、走査期間ｔｓにはト
ライステートスイッチ２３がオンになって定数０２
（負の数）が加算器２５に加えられる。加算器２６の出
力信号Ｙは単位遅延回路２６を介して帰還されるととも
に、更に加算器２７には信号Ｙと信号Ｙの最大値Ｙｍａ
ｘの１／２の信号が係数１／２の乗算器２８を介して加
えられ、出力Ｚとして比較信号Ｕが得られる。
であり、それらのコントロール端子には、各々水平出力
回路１６の出力パルスＥと、これを９ ベーζ争 、インバータ２４を介して接続している。従って、第８
Ｎａのような出力パルスの高レベルの期間（帰線期間）
ｔｒには］・ライステートスイッチ２２がオンになって
定数０１が加算器２５に加えられ、走査期間ｔｓにはト
ライステートスイッチ２３がオンになって定数０２
（負の数）が加算器２５に加えられる。加算器２６の出
力信号Ｙは単位遅延回路２６を介して帰還されるととも
に、更に加算器２７には信号Ｙと信号Ｙの最大値Ｙｍａ
ｘの１／２の信号が係数１／２の乗算器２８を介して加
えられ、出力Ｚとして比較信号Ｕが得られる。
第６図は、第６図の回路の各部の動作信号を示している
。ａは水平のフライバンクパルス、ｂは加算器２５の出
力信号Ｙ（これは実際の２値ディジタル信号を仮にアナ
ログ量として表わしている）Ｃはその出力信号Ｙの最大
値の１／２の信号１／２Ｙｍａｘ、ｄは出力の比較信号
Ｕ（同上）である。
。ａは水平のフライバンクパルス、ｂは加算器２５の出
力信号Ｙ（これは実際の２値ディジタル信号を仮にアナ
ログ量として表わしている）Ｃはその出力信号Ｙの最大
値の１／２の信号１／２Ｙｍａｘ、ｄは出力の比較信号
Ｕ（同上）である。
次に、位相検波回路１０は、水平同期信号でと比較信号
Ｕとをザンプリング同期で乗算し、その乗算結果を積算
］〜、その結果を積算回数で除して１０は−Ｓ・ 平均化することにより、１水平周期の位相検波出力Ｖを
得る様に動作する。第６図にその構成例を示す。第６図
において２９は乗算器、３０は加算器、３１は１サンプ
リング期間の遅延回路、３２は係数１７Ｈの乗算器であ
る。ここで、Ｎは加算器３０での加算回数であり、水平
同期信号の時間間隔をザノプリンダ周期で計数すること
により得る。
Ｕとをザンプリング同期で乗算し、その乗算結果を積算
］〜、その結果を積算回数で除して１０は−Ｓ・ 平均化することにより、１水平周期の位相検波出力Ｖを
得る様に動作する。第６図にその構成例を示す。第６図
において２９は乗算器、３０は加算器、３１は１サンプ
リング期間の遅延回路、３２は係数１７Ｈの乗算器であ
る。ここで、Ｎは加算器３０での加算回数であり、水平
同期信号の時間間隔をザノプリンダ周期で計数すること
により得る。
また、位相検波回路１０は、第７図に示した如く構成す
ることもできる。
ることもできる。
第７図において、３３は水平同期信号Ｔの立上り及び立
下りエツジの検出回路である。このエツジ検出回路３３
の出力である立上りエツジ検出出力は乗算器３４に入力
され、他方の入力である比較信号Ｕとの乗算結果ｘ１が
得られる。一方、立下りエツジ検出出力は乗算器３５に
入力され、同様に比較信号Ｕとの乗算結果ｘ２が得られ
る。
下りエツジの検出回路である。このエツジ検出回路３３
の出力である立上りエツジ検出出力は乗算器３４に入力
され、他方の入力である比較信号Ｕとの乗算結果ｘ１が
得られる。一方、立下りエツジ検出出力は乗算器３５に
入力され、同様に比較信号Ｕとの乗算結果ｘ２が得られ
る。
Ｘ＋、Ｘ２は加算器３６にて加算され、乗算器３７で１
／２になされて、その出力として位相検波出力Ｖが得ら
れる。
／２になされて、その出力として位相検波出力Ｖが得ら
れる。
１１ ゲート゛
第８図は第７図の回路の各部の動作信号を示している。
ここで、ｄは第６図のｄと同じ比較信号ｕ、６は水平同
期信号Ｔ、ｆは乗算出力ｘ１ （この例では負の値）、
ｇは乗算出力ｘ２、ｈは位相検波出力Ｖである。
期信号Ｔ、ｆは乗算出力ｘ１ （この例では負の値）、
ｇは乗算出力ｘ２、ｈは位相検波出力Ｖである。
この位相検波回路１０の出力Ｖはループフィルタ１１に
加えて平均化し、はぼ直流信号に変換された制御信号Ｗ
を得る。
加えて平均化し、はぼ直流信号に変換された制御信号Ｗ
を得る。
ループフィルタ１１は、基本的には第６図に示した如く
、乗算器３８．３９．４０，４１．４２と、加算器４３
．４４．４５．４６と、１水平周期の遅延Ｚ−１回路４
７．４８とで構成され、その伝達関数は次の式２で表わ
される。
、乗算器３８．３９．４０，４１．４２と、加算器４３
．４４．４５．４６と、１水平周期の遅延Ｚ−１回路４
７．４８とで構成され、その伝達関数は次の式２で表わ
される。
ＮＴＳＣ方式では、水平同期信号の周波数ｆＨは１５．
７３４ＫＨ２であり、３８ 、３９ 、４３ 。
７３４ＫＨ２であり、３８ 、３９ 、４３ 。
４４．４７で構成されるローパスフィルタのカットオフ
周波数を１゜ｅｓＫＨｚとし、また、４０゜４１．４２
，４６，４６．４８で構成されるフェーズラダフィルタ
のカットオフ周波数ヲ５．○Ｈｚとした場合、各乗算器
の係数は次の値になる。
周波数を１゜ｅｓＫＨｚとし、また、４０゜４１．４２
，４６，４６．４８で構成されるフェーズラダフィルタ
のカットオフ周波数ヲ５．○Ｈｚとした場合、各乗算器
の係数は次の値になる。
α２＝０．９９８０５． α３−０゜９８４３８このよ
うなループフィルタ１１の出力である。
うなループフィルタ１１の出力である。
制御信号Ｗを計数器で構成された発振回路１２に加えて
、発振回路１２の出力の周波数と位相を入力の水平周期
信号Ｔに同期させるように制御する。
、発振回路１２の出力の周波数と位相を入力の水平周期
信号Ｔに同期させるように制御する。
この結果、制御信号Ｗは零に近づいていき同期が保持さ
れる。
れる。
発振回路１２の出力は遅延時間制御回路１３に加え、ル
ープフィルタ１１の出力Ｗの一部（例えば下位２ビット
α、β）を用いて位相の微調整を行なう。
ープフィルタ１１の出力Ｗの一部（例えば下位２ビット
α、β）を用いて位相の微調整を行なう。
この遅延時間制両回路１３の構成例を第１０図に示す。
第１０図において、位相検波出力を平均化したループフ
ィルタ１１の出力Ｗの一部（下位１３ ページ ２ビットα、β）を各々インバータ４９，５０とバッフ
ァアンプ５１．５２に加え、それらの各出力を組み合せ
てＡＮＤゲート５３ 、５４ 、５６ 。
ィルタ１１の出力Ｗの一部（下位１３ ページ ２ビットα、β）を各々インバータ４９，５０とバッフ
ァアンプ５１．５２に加え、それらの各出力を組み合せ
てＡＮＤゲート５３ 、５４ 、５６ 。
６６に加えて、（α、β）の組み合せ（ｏ、ｏ ） 。
（ｏ、１）、（１，ｏ）、（１，１）をデコードする。
その出力でトライステートスイッチ６７゜６８．５９．
６０を各々制御する。６１，６２゜６３はトライステー
トスイッチ５７ 、５８ 、５９ 。
６０を各々制御する。６１，６２゜６３はトライステー
トスイッチ５７ 、５８ 、５９ 。
６Ｑと共に一定の遅延時間ｔを有する遅延ゲートである
。
。
この構成により、入出力間に下記の如き遅延時間制御を
行うことができる。但しｔはサンプリング周波数’、４
ｆｓｃ に対する１サンプリング時間の１７４よりも
小さな値である。
行うことができる。但しｔはサンプリング周波数’、４
ｆｓｃ に対する１サンプリング時間の１７４よりも
小さな値である。
（α、β）−（０，０）の時、入出力間の遅延時間はｔ
（α、β）＝（０、１） Ｉ ／／
は２ｔ（α、β）＝（１、ｏ） ｔｔ
〃 は３ｔ（α、β）＝（１，１） ／
／ ／／ は４を次に、遅延時
間制御回路１３の出力は、水平ドライブ回路１４を経て
水平出力回路１６に加えら１４ ページ れ、その出力として水平偏向出力信号が得られる。
（α、β）＝（０、１） Ｉ ／／
は２ｔ（α、β）＝（１、ｏ） ｔｔ
〃 は３ｔ（α、β）＝（１，１） ／
／ ／／ は４を次に、遅延時
間制御回路１３の出力は、水平ドライブ回路１４を経て
水平出力回路１６に加えら１４ ページ れ、その出力として水平偏向出力信号が得られる。
上述の如き、ディジタル信号処理を用いた制御ループに
より、水平の発振周波数と位相を制御し、水平偏向出力
信号を入力の同期信号に同期保持することができる。
より、水平の発振周波数と位相を制御し、水平偏向出力
信号を入力の同期信号に同期保持することができる。
発明の効果
このように、本発明によれば、テレビジョン受像機にお
ける水平同期装置をディジタル回路により構成したので
、従来のアナログ方式の装置におけるような抵抗やコン
デンサの如き部品を殆んど必要とすることがないために
、半導体集積回路により構成できてしかも高集積化がで
き、回路部品と生産工程の大巾な合理化が可能となる。
ける水平同期装置をディジタル回路により構成したので
、従来のアナログ方式の装置におけるような抵抗やコン
デンサの如き部品を殆んど必要とすることがないために
、半導体集積回路により構成できてしかも高集積化がで
き、回路部品と生産工程の大巾な合理化が可能となる。
更に、ディジタル信号処理方式はアナログ方式における
回路部品のばらつき等による回路の不安定要素が殆んど
ないだめ、極めて安定な動作を得ることができる。
回路部品のばらつき等による回路の不安定要素が殆んど
ないだめ、極めて安定な動作を得ることができる。
２図は本発明の一実施例における水平同期装置の１５
ベー・・ ブ０ツク図、第３図、第４図は同装置に用いられる比較
信号発生回路の回路図、第５図はその各部の波形図、第
６図、第７図は同装置に用いられる位相検波回路の回路
図、第８図はその各部の波形図、第９図は同装置に用い
られるループフィルタの回路図、第１０図は同装置に用
いられる遅延時間制御回路の回路図である。
ベー・・ ブ０ツク図、第３図、第４図は同装置に用いられる比較
信号発生回路の回路図、第５図はその各部の波形図、第
６図、第７図は同装置に用いられる位相検波回路の回路
図、第８図はその各部の波形図、第９図は同装置に用い
られるループフィルタの回路図、第１０図は同装置に用
いられる遅延時間制御回路の回路図である。
８・・・・・・Ａ−Ｄ変換器、９・・・・・・同期分離
回路、１ｏ・・・・・・位相検波回路、１１・・・・・
・ループフィルタ、１２・・・・・・発振回路、１３・
・・・・・遅延時間制御回路、１４・・・・・・水平ド
ライブ回路、１５・・・・・・水平出力回路、１６・・
・・・・比較信号発生回路。
回路、１ｏ・・・・・・位相検波回路、１１・・・・・
・ループフィルタ、１２・・・・・・発振回路、１３・
・・・・・遅延時間制御回路、１４・・・・・・水平ド
ライブ回路、１５・・・・・・水平出力回路、１６・・
・・・・比較信号発生回路。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 第３図 第８図 （ｈン 第９図
１ 図 第２図 第３図 第８図 （ｈン 第９図
Claims (1)
- 【特許請求の範囲】 合成映像信号を２進値に量子化したディジタル信号に変
換するＡ−Ｄ変換器と、上記Ａ−Ｄ変換したディジタル
信号から水平パルス、垂直パルス及び等価パルスを含む
同期信号を得る同期分離回路と、水平出力回路の出力パ
ルスを積分して比較信号を発生させるように加算器２乗
算器及び単位遅延回路を用いて構成した比較信号発生回
路と、前記同期分離回路からの同期信号と前記比較信号
発生回路からの比較信号とを加えて位相比較するように
乗算器、加算器及び単位遅延回路を用いて構成した位相
検波回路と、前記位相検波回路の位相検波出力を平均化
するように加算器９乗算器及び単位遅延回路を用いて構
成しその伝達関数を（但し、α１．α２．α３は乗算器
の乗算係数。 ２ベニψ ｚ−１は単位遅延を表わす）で表わされるものとしたル
ープフィルタと、」二記ループフィルタの出力を制御信
号として前記水平出力回路の出力パルスの周波数と位相
とを水平同期信号に同期させるように制御するように計
数器を用いて構成した発振回路と、前記発振回路の発振
出力の位相を前記ループフィルタの出力の前記制御信号
の一部を用いて微調整する遅延時間制御回路と、前記遅
延時間制御回路の出力により駆動した水平ドライブ回路
および水平出力回路とを設けたことを特徴とする水平同
期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161734A JPS5950669A (ja) | 1982-09-16 | 1982-09-16 | 水平同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161734A JPS5950669A (ja) | 1982-09-16 | 1982-09-16 | 水平同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5950669A true JPS5950669A (ja) | 1984-03-23 |
| JPS644712B2 JPS644712B2 (ja) | 1989-01-26 |
Family
ID=15740865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161734A Granted JPS5950669A (ja) | 1982-09-16 | 1982-09-16 | 水平同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6059641A (en) * | 1997-05-30 | 2000-05-09 | Kyoei Inc. | Powder/granule feeder and its application apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341964A (en) * | 1976-09-29 | 1978-04-15 | Hitachi Ltd | Logarithmic amplifier circuit |
| JPS5757034A (en) * | 1980-07-23 | 1982-04-06 | Itt | Frequency/phase locked loop device |
-
1982
- 1982-09-16 JP JP57161734A patent/JPS5950669A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341964A (en) * | 1976-09-29 | 1978-04-15 | Hitachi Ltd | Logarithmic amplifier circuit |
| JPS5757034A (en) * | 1980-07-23 | 1982-04-06 | Itt | Frequency/phase locked loop device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6059641A (en) * | 1997-05-30 | 2000-05-09 | Kyoei Inc. | Powder/granule feeder and its application apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644712B2 (ja) | 1989-01-26 |
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