JPS5951002B2 - カウンタ機能付シ−ケンスコントロ−ラ - Google Patents

Description

【発明の詳細な説明】 本発明はカウンタ機能を有するシーケンスコントローラ
に関するものである。

一般にシーケンスコントローラにおいては、シーケンス
制御情報がサイクリツクに読出されるようになつている
。

このためプログラムによつてカウンタ機能を与えるには
、カウントすべき入力信号の一演算サイクル前の論理値
に対する変化を検出し、その論理値変化の検出信号のみ
を各演算サイクル毎に読出されるカウンタ命令に基づき
計数し、カウント設定値と比較し一致した場合のみカウ
ントアップ信号を出力しなければならない。かかる入力
信号の論理値変化の計数値及びカウンタ設定値の記憶は
、一般にカウンタ用に用いられた専用のレジスタに記憶
されるようになつており、このレジスタの容量によつて
使用できるカウンタの最大数は制約されることになる。
従つてシーケンス制御対象によつてはカウンタを多数必
要とする場合があるが、想定されるカウンタの最大数を
満足すべ＜大容量のレジスタを設けておくことは不経済
である。さりとてレジスタの容量を小さくしておけば必
要とするカウンタ数が確保できない場合もあリプログラ
ム作成上支障をきたすことになる。又かかる専用レジス
タに計数値及び設定値を記憶するものにおいては、カウ
ンタ用の指定アドレスが特定のアドレスとなり、一般の
シーケンス制御用の入力、出力機器アドレスとかけはな
れたものとなる。

よつて関連するシーケンス制御系には系統的な入力、出
力アドレスを割当てた方が保守上有利であるが、カウン
タに対しては系統的なアドレスを割当てることは不可能
であつた。本発明はかかる従来の欠点をなくすべく、必
要とするカウンタ数を任意に増減できるようにするため
に、計数値及び設定値はシーケンスプログラムメモリ内
に記憶させ、カウンタに対しても制御系統に関連した任
意のアドレスの割り当てができるようにカウントすべき
入力信号状態及びカウントアツプ信号等は入力、出力機
器と同様にアドレス指定できる外部の記憶要素に記憶保
持させるようにしたものである。

以下本発明の実施例により説明する。

第１図において、シーケンスコントローラ１００の概略
構成を示す。１０はシーケンス制御情報の記憶されるメ
モリ、１１はメモリ１０のアドレスを指定するプログラ
ムカウンタ、１２はメモリゲート、１３は命令コードが
プリセツトされる命令語レジス夕、１４はアドレスデー
タがプリセツトされるアドレスレジスタ、１５は命令コ
ードをデコードするデコーダ、１６は演算制御回路、１
７はデータバス、１８はリミツトスイツチ、押釦スイツ
チ等の入力機器１８ａが接続される入力回路、１９は出
力リレー、ソレノイド等の出力機器１９ａが接続される
出力回路である。

入力回路１８は信号変換回路２０と選択回路２１で構成
され、前記入力機器１８ａの信号状態を信号変換回路２
０でレべル変換し、選択回路２１がアドレスデータにて
指定される１つの信号を選択し、演算制御回路１６に信
号ライン２２を通じて与える。出力回路１９は信号保持
変換回路２３とデコード回路２４と選択回路２５で構成
され、前記出力機器１９ａの作動状態は信号保持変換回
路２３にて記憶保持され、この記憶保持要素をデコード
回路２４がアドレスデータにより指定し、演算制御回路
１６から与えられる出力信号ＳＯＮ，ＳＯＦによりセツ
ト状態またはリセツト状態に設定される。かかる信号保
持変換回路２３が前記外部記憶要素をなしている。又選
択回路２５は信号保持要素の１つを選択しその信号状態
を信号ライン２２に出力する。ここにメモｌ川０に記憶
されるシーケンス制御情報は第２図に示すように命令コ
ードとアドレスコードにて一語を成している。命令コー
ドは演算の内容を指定し、アドレスコードは演算すべき
入力機器１８ａ又は出力機器１９ａを指定するものであ
る。命令コードにはテスト命令（ＴＮＡ．ＴＦＡ、ＴＮ
Ｏ．ＴＦＯ．ＴＮＥ．ＴＦＥ）と出力命令（ＹＯＮ）と
カウンタ命令（ＣＴＲ）があり、各命令コードはデコー
ダ１５にて判別され、演算制御装置１６の演算内容を制
御する。

２６はクロツタ制御回路で、後述する演算を遂行するた
めのタイミングパルスを発生する。

一演算サイタルは第３図に示すようにクロツクＣＬ１〜
ＣＬ６によつて制御される。ＣＬ１によつてメモリ１０
の読出しが行われ、ＣＬ３で命令レジスタ１３及びアド
レスレジスタ１４に読出されたデ一夕がプリセツトされ
る。命令コードがテスト命令である場合にはＣＬ５で信
号ライン２２を通じて与えられる信号状態（アドレスデ
ータにて指定された入力機器］８ａの信号状態）を演算
制御回路１６にて論理演算し、その演算結果を後述する
テストフラツグに記憶する。又、命令コードが出力命令
である場合にはＣＬ５で、演算結果に応じた出力信号Ｓ
ＯＮ，ＳＯＦを出力回路１９に与え、アドレスデ一夕に
て指定された出力機器１９ａを付勢又は無勢する。とこ
ろで前記命令コードがカウンタ命令 （ＣＴＲ）であるとタロツク制御回路２６はタロツクＣ
Ｌ６に続いてＣＬ「〜ＣＬ６″を発生し、この一連のタ
ロックＣＬ１〜ＣＬ６，ＣＬ「〜ＣＬ６″で一演算サイ
クルが行われる。

そしてＣＬ１″で再びメモ１川０の読出しが行われ、Ｃ
Ｌ３″で読出されたデータは第１図に示すＡレジスタ２
７及びＢレジスタ２８にプリセツトされる。Ａレジスタ
２７はカウント設定値がプリセツトされ、Ｂレジスタ２
８はカウント現在値がプリセツトされ、両レジスタ２７
， ２８の内容は比較器２９にて比較され、カウントア
ツプの検出が行われる。Ｂレジス夕２８は後述する演算
制御回路１６にてカウントすべき入力信号の論理値変化
を検出する度にカウント信号が与えられクロツクＣＬ４
″のタイミングで現在値をカウントアツプしていく。ま
たクロツクＣＬ５″ではＢレジスタ２８の内容がメモリ
１０に書込まれ、１スキヤニングの後再び功ウンタ命令
が読出されるまで格納される。カウンタ機能は第４図の
ように通常図示される。

これをプログラムすると第１表のようになる。暴蟲 」
曙 −Ｖ 〜Ｈ′〜．′１ζ１−？′
〜 ノｕ卜Ｊ−Ｉ？′又、このカウンタのカウント
アツプにより制御される回路は第５図のように図示され
、これをプログラムすると第２表のようになる。

轟見ｆ轟ｄ６Ｖ−暴ν 更に、このカウンタをクリヤする回路は第６図のように
図示され、これをプログラムすると第３表のようになる
。

これらのプログラム例からもわかるように、１つのカウ
ンタ機能に対しＹ１とＹ１＋１とＹ１＋２の３つのアド
レスが使用され、カウンタ命令ＣＴＲとと・もに与えら
れるアドレスＹ１にはカウントすべき入力信号を記憶し
、Ｙ１＋１にはカウンタをクリヤする信号を記憶し、こ
れらは外部の記憶要素として設けられている。

これによつてカウンタ命令とともにカウントアツプ及び
カウンタクリヤのアド″レスを制御系統と関連した任意
のアドレスに割り当てることがで゛きることになる。第
１表に示すプログラムによる作用を簡単に述べると、ｎ
番地より読出されるプログラムＴＮＡＸ１は入力信号Ｘ
１がオンかどうかを論理演算する命令であり、演算制御
回路１６がこの演算を行い、演算結果をテストフラツグ
に記憶する。

ｎ＋１番地のＣＴＲＹ１命令はカウンタ命令であり、テ
ストフラツグに記憶された入力信号Ｘ１の演算結果に応
じてクロツクＣＬ５のタイミングで出力機器Ｙ１が制御
される。すなわち入力信号Ｘ１がオンであればＹ１もオ
ンに、Ｘ１がオフであればＹ１もオフに制御される。一
方演算制御回路１６はオンまたはオフ状態に変化する前
のＹ１の信号状態を取込み、この取込んだＹ１の信号と
入力信号Ｘ１との論理積を演算して論理値変化（オフか
らオンへの変化）を検出し、テストフラツグに記憶する
。力ウント命令の場合はクロツタＣＬ１〜ＣＬ６に続い
てクロツクＣＬ「〜ＣＬ６″も発生されるようになり、
クロツクＣＬ『によりｎ＋２番地の読出しが行われる。
このメモリ番地にはカウント設定値１０と現在値（初期
値は０）が記憶されており、これらの値は読出され、ク
ロツクＣＬ３″により設定値はＡレジスタ２７に、現在
値はＢレジスタ２８にプリセツトされる。そしてテスト
フラツグに記憶された「０」→「１」への論理値変化検
出信号があればＢレジスタ２８にカウント信号を与えて
現在値を＋１する。また論理値変化検出信号がなければ
カウント信号は与えられない。両レジスタ２７と２８の
内容は比較器２９で比較されているので一致信号が出れ
ば後述するようにアドレスレジスタ１４に与えられるク
ロツクＣＬ１″，ＣＬ３″により最初の指定アドレスＹ
１を＋２加算した出力機器Ｙ１＋２をオンにセツトしカ
ウントアツプ信号を保持させる。これと同時にＡ．Ｂレ
ジスタ２７，２８の内容はメモ１川０に書込まれる。し
たがつて一致信号が出ない場合には出力機器Ｙ１＋２は
オンにならずＡ．Ｂ両レジスタ２７， ２８の内容の書
込みだけが行われる。前記アドレスレジスタ１４にはク
ロツクＣＬ１″によつて指定アドレスＹ１が＋１された
段階ではＹ１＋１を指定する。

このＹ１＋１の出力機器は第３表に示すプログラムによ
つてカウンタをクリヤすベき条件が成立した場合にオン
にセツトされる。このＹ１＋１の信号状態を演算制御回
路１６はクロツクＣＬ３″の時点で演算し、その演算結
果によりクロツクＣＬ４″の時点でＢレジスタ２８の内
容をクリヤすべきかしないかを制御する。更にアドレス
レジスタ１４はＣＬ４″によつて指定アドレスＹ１＋１
が＋１されＹ１＋２を指定する。この指定アドレスＹ１
＋２に上記のように比較器２９から一致信号が出ればカ
ウントアツプ信号が記憶される。したがつてカウントア
ツプにより制御されるシ．ーケンスは第２表のｍ番地に
示すようにＹ１＋２をアドレス指定して、カウントアツ
プ信号がオンかどうかをテストするようにしなければな
らない。次に演算制御回路１４の具体的構成を第７図に
より説明する。この演算制御回路１４は前述したｌよう
にテスト命令ＴＮＡ．ＴＦＡ．ＴＮＯ．ＴＦＯ、ＴＮＥ
．ＴＦＥに基づき入力信号の論理積演算及び論理和演算
を行うとともにカウントすべき入力信号の論理値変化を
検出する論理積演算器３０，３１並びに論理和演算器３
２， ３３と、この演算器１の出力によつて出力信号Ｓ
ＯＮ，ＳＯＦを出力する回路３４、カウント信号を出力
する回路３５、カウント現在値をクリヤする信号を出力
する回路３７とから構成され前記論理値変化の検出はこ
れらの回路によつて行われる。
ジ論理積演算器論理積演算器３０， ３１はＤフリツ
プフロツプ４０， ４１とナンドゲート４２， ４３に
よつて主に構成される。

信号ライン２２と接続された端子３９に与えられる入力
信号は、アンドゲート４，４、オアゲート４５を介して
ナンドゲート４２に与えられ、演算結果を記憶するＤフ
リツプフロツプ４０の信号と論理積の演算が行われ、そ
の結果はテスト命令ＴＮＡが与えられた場合のみクロツ
クＣＬ５によりトリガされて再びＤフリツプフロツプ４
０に記憶される。また前記入力信号はインバータ４６を
介してナンドゲート４３に与えられ、演算結果を記憶す
るＤフリツプフロツプ４１の信号と論理積の演算が行わ
れ、その結果はテス卜命令ＴＦＡが与えられている場合
のみクロツクＣＬ５によりトリガされて再びＤフリツプ
フロツプ４１に記憶される。入力信号がオンの場合には
、前記ナンドゲート４２に論理値「１」の信号（以下単
に信号「１」と呼ぶ）がそのまま入力されることにより
Ｄフリツプフロツプ４０のＤ端子に論理値「０」の信号
（以下単に信号「０」と呼ぶ）が与えられ、テスト命令
によりこのフリツプフロツプがトリガされてもリセツト
状態が保たれ、論理積成立を記憶する。入力信号がオフ
であればＤ端子に信号「１」が与えられＤフリツプフロ
ツプ４０はセツトされ論理積不成立を記憶する。また入
力信号がオフの場合には、ナンドゲート４３にインバー
タ４６で反転された信号「１」が入力されることにより
Ｄフリツプフロツプ４１のＤ端子には信号「０」が与え
られ、リセツト状態が保持され論理積成立を記憶する。
入力信号がオンであればＤ端子に信号「１」が与えられ
Ｄフリツプフロツプ４１はセツトされ論理積不成立が記
憶される。即ち論理積演算器３０は入力信号がオンであ
るかどうかを演算し、論理積演算器３１は入力信号がオ
フであるかどうかを演算し、両演算器３０，３１の演算
結果はアンドゲート４７より出力される。論理和演算器 論理和演算器３２， ３３はＤフリツプフロツプ５０，
５１とオアゲート５２， ５３にて主に構成される。

端子３９に与えられる入力信号は、オアゲート５２に与
えられ、演算結果を記憶するＤフリツプフロツプ５０の
信号と論理和の演算が行われ、その結果はテスト命令Ｔ
ＮＯ．ＴＮＥが与えられた場合にＤフリツプフロツプ５
０に記憶される。また前記入力信号はインバータ４６を
介してオアゲート５３に与えられ、演算結果を記憶する
Ｄフリツプフロツプ５１の信号と論理和の演算が行われ
、その結果はテスト命令ＴＦＯ．ＴＦＥが与えられた場
合にＤフリツプフロツプ５１に記憶される。前記オアゲ
ート５２には入力信号がオンの場合信号「１」がそのま
ま入力され、Ｄフリツプフロツプ５０のＤ端子にアンド
ゲート５４を介して信号「１」を与え、テスト命令ＴＮ
Ｏ又はＴＮＥによりトリガされることによりＤフリツプ
フロツプ５０はセツトされ論理和成立を記憶する。入力
信号がオフであればＤ端子に信号「０」が与えられＤフ
リツプフロツプ５０はリセツト状態を保ち論理和不成立
を記憶する。またオアゲート５３には入力信号がオフの
場合インバータ４６で反転された信号「１」が入力され
、Ｄフリツプフロツプ５１のＤ端子にアンドゲート５５
を介して信号フ「１」を与え、テスト命令ＴＦＯまたは
ＴＦＥによりトリガされることによりＤフリツプフロツ
プ５１はセツトされ論理和成立を記憶する。入力信号が
オンであればＤ端子に信号「０」が与えられ、Ｄフリツ
プフロツプ５１はリセツト状態を保ち論理和不成立を記
憶する。即ち、論理和演算器３２に入力信号がオンであ
るかどうかを演算し、論理和演算器３３は入力信号がオ
フであるかを演算し、両演算器３２，３３の演算結果は
オアゲート５６より出力され、後述する論理移送回路６
０に与えられる。論理移送回路 論理移送回路６０はアンドゲート６１．オアゲート４５
により主に構成され、論理移送指令ＳＩＦＴが与えられ
ると、インバータ６２にて反転された信号「０」がアン
ドゲート４４に入力されて端子３９より与えられる信号
をブロツクし、アンドゲート６１には信号「１」が入力
され、前記論理和演算器３２， ３３の演算結果の信号
をオアゲート４５を介してアンドゲート４２に入力する
。

これによつてＤフリツプフロツプ４０に記憶された論理
積演算結果と論理和演算結果の論理積が演算され、Ｄフ
リツプフロツプ４０に記憶される。かかる論理移送はク
ロツクＣＬ６の時点で行われ、Ｄフリツプフロツプ４０
のＴ端子にはアンドゲート６３、オアゲート６４を介し
てトリガパルスが与えられ、Ｄフリツプフロツプ５０，
５１のＴ端子にはアンドゲート６５、オアゲート６６
を介して、またアンドゲート６７、オアゲート６８，６
９を介してトリガパルスが与えられる。

そしてＤフリツプフロツプ５０， ５］のＤ端子には、
論理移送指令ＳＩＦＴ′が与えられることによりアンド
ゲート７０、インバータ７１を介して信号「０」が入力
されるアンドゲート５４， ５５より信号「０」が与え
られるため両フリツプフロツプ５０．５１はともにリセ
ツトされる。これによつて論理和成立の場合の論理移送
はＤフリツプフロツプ４０をリセツト状態に保ち論理積
成立を記憶し、Ｄフリツプフロツプ５０， ５１がリセ
ツトされる。また論理和不成立の場合の論理移送はＤフ
リツプフロツプ４０をセツト状態に変化させて論理積不
成立を記憶し、Ｄフリツプフロツプ５０，５１をリセツ
トする。出力判定回路 出力判定回路３４は演算結果を出力するアンドゲート４
７の出力信号ＦＴと出力命令ＹＯＮとカウンタ命令ＣＴ
Ｒを入力し、この信号ＦＴに応じて出力制御信号ＳＯＮ
またはＳＯＦを出力するもので、オアゲート７１， ７
４， ７５、アンドゲート７２， ７３， ８１，８２
、インバータ７６より構成され、信号ＦＴが「１」の場
合即ち論理成立の場合には信号ＳＯＮが出力され、信号
ＦＴが「０」の場合即ち論理不成立の場合には信号ＳＯ
Ｆが出力されるようになつている。

論理値変化検出作用 次にカウントすべき前記入力信号Ｘ１の論理値変化を検
出する作用について説明する。

第８図に示すように入力信号Ｘ１のオン、オフ時間に対
しメモリ１０をースキヤニングするスキヤニングサイク
ルははるかに短いため、入力信号Ｘ１の立上りにおいて
のみカウント信号を発生させ、この信号を計数しなけれ
ばならない。かかるカウント信号を発するための条件と
してｔ１時点でオフ、ｔ２時点でオンになつていること
を前記論理演算器４０，５１で演算し検出する。即ちｔ
１時点における前記ｎ番地のテスト命令ＴＮＡＸ１の実
行においては、入力信号Ｘ１がオフとなつているため第
７図の端子３９を介してナンドゲート４２に信号「Ｏ」
が与えられ、Ｄフリツプフロツプ４０のＤ端子に信号「
１」が与えられこれがセツトされ信号ＦＴは「Ｏ」とな
る。１続いてｎ＋１番地のカウンタ命令ＣＴＲＹ１の実
行においてはインバータ７６にて信号ＦＴは反転されア
ンドゲート７３に信号「１」が入力され、オアゲート７
５を介して出力信号ＳＯＦが出力され、出力回路１９の
Ｙ１は無勢される。

このＹ１が無勢される直前におけるＹ１はｔ。時点にお
ける入力信号Ｘ１の状態を記憶していることになり、こ
の信号はインバータ４６を介してオアゲート５３に信号
「１」を入力する。そしてＤフリツプフロツプ５］はセ
ツトされ、セツト側出力端子Ｑからオアゲート５６、ア
ンドゲート６１．オアゲート４５を介してナンドゲート
４２に信号「１」が入力される。尚、アンドゲート６１
に与えられる移送指令ＳＩＦＴはカウンタ命令ＣＴＲ及
びテスト命令ＴＮＥ．ＴＦＥが与えられた場合に信号「
１」となる。ここにＤフリツプフロツプ４０はｎ番地実
行時点において既にリセツトさ１れているためナンドゲ
ート４２は信号「１」を出力し、Ｄフリツプフロツプ４
０はセツト状態を保つ。即ちｔ。時点の入力信号とｔ１
時点の入力信号の論理積が演算され論理不成立と判定さ
れたことになる。したがつて信号ＦＴは「０」となり、
アンドゲート７７は開かないためカウント信号を発生す
る回路３５からカウント信号は出力されない。ところが
１スキヤニングの後のｔ２時点では入力信号Ｘ１がオン
になつているため、Ｄフリツプフロツプ４０のＤ端子に
は信号「０」が与えられリセツト状態を保つため信号Ｆ
Ｔは「１」となり、出力回路１９のＹ１を付勢する。こ
の付勢される直前のＹ１は無勢されているから信号「０
」が端子３９に与えられ、インバータ４６にて反転され
た信号１１」がオアゲート５３に入力され、Ｄフリツプ
フロツプ５１のＤ端子に信号「１」を与えこれをセツト
する。そしてオアゲート５６を介して論理移送回路６０
のアンドゲート６１．オアゲート４５を介してナンドゲ
ート４２に信号「１」を入力する。Ｄフリツプフロツプ
４０はリセツト状態にあるから論理移送回路６０を通じ
て与えられる信号によつてもリセツト状態を保ち論理成
立となる。これによつて信号ＦＴは「１」となり、アン
ドゲート７７を介してアンドゲート７９に信号「１」を
与え、このアンドゲート７９は、一致信号Ａ≦Ｂの反転
信号とクロツタＣＬ４″が入力されるアンドゲート７８
が信号「１」を出力するとカウント信号を出力し、オア
ゲート８０を介してＢレジスタ２８のカウント端子に与
えられ計数される。このようにして以後ｔ３〜ｔ１１の
スキヤニングサイクルにおいてはいずれもカウント信号
は出力されず、ｔ１２時点においてのみ再び出力される
ことになる。クリヤ信号の発生作用 前記アドレスレジスタ１４がクロツクＣＬ「にて＋１さ
れることにより指定される記憶要素Ｙ１＋１がオンにな
つている場合にクリヤ信号が回路３７のアンドゲート８
７より出力される。

かかるＹ１＋１がオンになつているかどうかは、カウン
夕命令の演算サイクルＣＬ３″において行われる。即ち
Ｙ１＋１の信号状態は信号ライン２２、端子３９、イン
バータ４６を介してオアゲート５３に与えられ、オンの
場合にはＤフリツプフロツプ５１のＤ端子に信号「０」
が与えられ、クロツクＣＬ３″でこれがトリガされても
リセツト状態を保つ。したがつて出力端子Ｑより信号「
１」が出力され、クロツクＣＬ４″が与えられるとアン
ドゲート８７を通じて信号「１」がＢレジスタ２８のク
リヤ端子に与えられる。Ｙ１＋１がオフであればＤフリ
ツプフロツプ５１はセツトされるため出力端子Ｑは信号
「０」となるためＢレジスタ２８のクリヤは行われない
。以上詳細に説明したように、本発明においてはカウン
トすべき入力信号の論理値変化を検出して計数し、この
計数値を設定値と比較し、一致した場合のみカウントア
ツプ信号を出力するようになつているが、前記計数値及
び設定値をシーケンスメモリに記憶するようにしている
ので、メモリの残リエリアの範囲内でカウンタの数は任
意にとり得ることになり、ハード構成によつてカウンタ
の最大数が制約されることもない。

又、計数すべき入力信号のオン・オフ状態とかカウンタ
リセツト信号、カウントアツプ信号は外部の記憶要素に
記憶させているので、カウンタ制御においては外部記憶
要素の任意のアドレスに割り当てることができるので、
制御系統に応じてアドレスを統一できるので、保守面で
の有利性が高められる効果がある。

また、カウンタリセツトの信号及びカウントアツプの信
号も出力回路１９の特定アドレスがそれぞれ指定され記
憶されるため、カウンタリセツトのプログラムとかカウ
ントアツプに基づくプログラムはカウンタ命令とは全く
分離してプログラムできる利点がある。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図はシーケン
スコントローラの概略構成を示すブロツク線図、第２図
はメモリに記憶される命令語のスタイルを示す図、第３
図は演算サイクル、カウンタサイクルのタイムチヤート
を示す図、第４図、第５図、第６図はリレー回路で示し
たカウンタ機能の図、第７図は演算制御回路の具体的構
成を示す回路図、第８図は入力信号とカウント信号の関
係を示すタイムチヤート図である。 １０・・・・・・メモリ、１１・・・・・・プログラム
カウン夕、１３・・・・・・命令レジスタ、１４・・・
・・・アドレスレジスタ、１６・・・・・・演算制御回
路、１８・・・・・・入力回路、１９・・・・・・出力
回路、２７・・・・・・Ａレジスタ、２８・・・・・・
Ｂレジスタ、２９・・・・・・比較器、３０， ３１・
・・・・・論理積演算器、３２， ３３・・・・・・論
理和演算器、３４・・・・・・出力判定回路、３５・・
・・・・カウント信号出力回路、３６・・・・・・クリ
ヤ信号出力回路。

Claims (1)

1. 【特許請求の範囲】 １ 予めプログラムされたシーケンス制御情報をメモリ
   １０からサイクリツクに読出して被制御対象のシーケン
   ス制御を行わせるシーケンスコントローラにおいて、前
   記シーケンス制御情報内に与えられたカウンタ命令（Ｃ
   ＲＴ）の実行初期段階にて前記メモリに記憶されたカウ
   ント設定値を第１レジスタ２７にプリセットするととも
   に前記メモリ１０に記憶された計数値を第２レジスタ２
   ８にプリセットする第１手段と、前記カウンタ命令の実
   行終期段階にて第２レジスタ２８の計数値を前記メモリ
   にストアする第２手段と、前記両レジスタの値を比較す
   る比較器２９と、前記カウンタ命令により指定可能であ
   りカウントすべき入力信号の論理状態を記憶する外部の
   第１記憶要素（Ｙ＿１）と、この第１記憶要素（Ｙ＿１
   ）の論理値に対するカウントすべき入力信号の論理値変
   化を検出して前記第２レジスタの計数値を＋１する論理
   値変化検出回路４０，５１，６０と、前記比較器２９の
   一致信号によりカウントアップ信号がセットされる外部
   の第２記憶要素（Ｙ＿１＿＋＿２）とを備えたカウンタ
   機能付シーケンスコントローラ。 ２ 前記論理値変化検出回路は、カウントすべき前記入
   力信号の論理状態を一次記憶する第１の制御回路４０と
   、この第１の制御回路４０により前記第１記憶要素の論
   理値が反転する直前の信号を入力して一時記憶する第２
   の制御回路５１と、この第２の制御回路５１に入力した
   論理値を前記入力信号と論理演算しその結果を第１の制
   御回路４０に記憶させる第３の制御回路６０と、前記第
   １の制御回路４０に記憶された演算結果を判定して前記
   第２レジスタの計数値を＋１する第４の制御回路３５と
   を有する特許請求の範囲第１項記載のカウンタ機能付シ
   ーケンスコントローラ。