JPH03161883A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、出力
ポートを介して出力される信号のタイムベースエラーの
少ないマイクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータパスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレー夕と、前記タイミングジェネレー夕の出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段とを備えていることに特
徴づけられる。また、その代表的な構成が特公昭５８−
３３５８４号公報（以下、文献１と略記する。）に示さ
れている。

発明が解決しようとする課題 しかしながら、上記文献１に示されるようなノイマン方
式のマイクロプロセッサは、予め定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みや、それに基づくデータの処理のサイクルが長
くなり、その結果、事象が発生してからマイクロプロセ
ッサから出力信号が送出されるまでの時間のばらつき、
すなわち、タイムベースエラーがかなり大きくなるとい
う問題を有している。このような問題に対して、従来は
割り込みという手段が用いられてきたが、割り込み要求
があってもその時点で実行している命令を処理してしま
わないと割り込み処理に移行できないため、マイクロプ
ロセッサが割り込みを受け付けてから、実際に割り込み
サービスルーチンを開始するまでの時間そのものにタイ
ムベースエラーが発生してしまうという問題点を有して
いた。

本発明は上記従来の問題点を解決するもので、一連の信
号パターンをタイムベースエラーを少なく出力すること
ができる出力ポートを持ったマイクロプロセッサを提供
することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のマイクロプロセッサ
は、特定のクロック信号に基づいて巡回カウント動作を
行うフリーランニングカウンタと、少なくとも２種類以
上のディジタルデータを格納する比較データ格納手段と
、前記比較データ格納手段のデータのいずれか１つを選
択する比較データ選択手段と、前記フリーランニングカ
ウンタのカウントデータと前記比較データ選択手段で選
択された前記比較データ格納手段のデータとを比較し、
一致した場合に一致信号を出力する比較手段と、任意の
ディジタルデータが設定可能であり、前記比較手段から
出力される一致信号に基づいて、設定されたデータから
の巡回カウント動作を行うポインタと、前記比較データ
格納手段と同数のディジタルデータを格納するマスター
ラッチ部と、前記マスターラッチ部のデータのいずれか
１つを選択するマスターラッチ選択手段と、前記マスタ
ーラッチ部のデータを前記比較手段から出力される一致
信号に基づいて取り込むスレーブラッチ部からなる出力
ポートとを備えている。

作用 本発明は上記した構成により、出力ポートを介して出力
される信号のタイムベースエラーが少ないマイクロプロ
セッサを得ることができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は、本発明のマイクロプロセッサのブロック図を
示すものである。

第１図において、ＴＭＧＲ１００は外部クロック入力端
子１０に供給されるクロック信号をもとに命令の実行タ
イミング信号を発生するタイミングジェネレー夕であり
、その出力信号はＰＣ２００，ＩＣＲ９００及びＦＲＣ
ＩＯＯＯに供給されている。ＰＬＡ３００はプログラマ
ブルロジックアレイであり、順次実行される命令群から
なるプログラムが格納されている。ＰＣ２００はプログ
ラムカウンタであり、ＴＭＧＲＩＯＯの出力信号に基づ
いてＰＬＡ３００に格納された特定の命令を選択する。

ＦＲＣＩＯＯＯはフリーランニングカウンタであり、Ｔ
ＭＧＲＩＯＯの出力信号をクロック信号として巡回カウ
ント動作を行う。ＦＲＣＩＯＯＯのカウントデータはロ
ーカルバス１４００を介してＩＣＲ９００及び出力ポー
ト１１００に供給される。ＩＣＲ９００はインプットキ
ャプチャレジスタ回路であり、外部信号入力端子２０〜
２７に印加される入力信号のエッジが到来したときに、
その時点のＦＲＣＩＯＯＯのカウントデータをＩＣＲ９
００内の特定のレジスタに格納する（同時に複数の入力
信号のエッジが到来したときには、複数のレジスタにＦ
ＲＣ１０００のカウントデータが格納される。）ととも
に、不図示の入力信号受け付けフラグをセットする機能
を有している。ＰＬＡ３００から送出される命令は、コ
マンドバス１３００を介してＡＬＵ４００，　　アドレ
スデコーダ８００（図中ではアドレスデコーダＡと示さ
れている。），アドレスデコーダ８００（図中ではアド
レスデコーダＢと示されている。），ＩＣＲ９００及び
出力ポート１１００に供給される。

また、データバス１２００はＡＬＵ４００，ＲＯＭ５０
０，ＲＡＭ７００，ＩＣＲ９００及び出力ポート１１０
０に接続されている。ＡＬＵ４００はディジタルデータ
の算術および論理演算を実行する演算器である。ＲＯＭ
５００は予め格納されているディジタルデータをデータ
バス１２００に送出する読み出し専用メモリである。Ｒ
ＡＭ７００はデータバス１２００を介してディジタルデ
ータの読み書きを行ろランダムアクセスメモリである。

出力ポート１１００はプログラムによって変えられる一
連の信号パターンを信号出力端子３０〜３７から出力す
る。アドレスデコーダ６００はＲＯＭ５００のアドレス
を選択し、アドレスデコーダ８００はＲＡＭ７００のア
ドレスを選択する。

以上のように構成された本実施例のマイクロプロセッサ
について、以下その動作について第１図〜第５図を用い
て説明する。

ＴＭＧＲ１００は外部クロック入力端子１０に供給され
るクロック信号をもとに命令の実行タイミング信号を発
生し、この信号をＰＣ２００．　　ＩＣＲ９００及びＦ
ＲＣＩＯＯＯに供給する。ＰＣ２００はＴＭＧＲ１００
の出力信号に基づいてＰＬＡ３００に格納された命令群
の中から特定の命令を選択し、ＰＬＡ３００はＰ　Ｃ　
２　０　０によって選択された命令をコマンドバス１３
００に送出する。ＡＬＵ４００はコマンドバス１３００
から送られてくる命令にしたがって、データパス１２０
０を介して送られてくるディジタルデータの算術および
論理演算を実行し、その結果をデータパス１２００に送
出する。アドレスデコーダ６００はコマンドバス１３０
０を介して送られてくる命令に基づいて特定のアドレス
を選択し、ＲＯＭ５００はアドレスデコーダ６００によ
って選択されたアドレスに対応する格納手段に格納され
たディジタルデータをデータパス１２００に送出する。

アドレスデコーダ８００はコマンドバス１３００を介し
て送られてくる命令に基づいて特定のアドレスを選択し
、ＲＡＭ７００はアドレスデコーダ８００によって選択
されたアドレスに対応する格納手段に対し、データバス
１２００から送られてくるディジタルデータを格納ある
いは既に格納されたディジタルデータをデータバス１２
００に送出する。

次に第２図〜第５図を用いて出力ポート１１００につい
て説明する。

第２図は第１図の出力ポート１１００の内部構造を示す
ブロック図であり、第３図，第４図及び第５図は主要部
のタイミングチャートである。

第２図において、比較データレジスタ１１１１〜１１１
４（図中では比較データレジスタＡ，　　Ｂ，Ｃ，　　
Ｄと示されている。）は、第１図のＦＲＣ　１　０００
のカウントデータと比較するディジタルデータを格納す
るレジスタであり、比較データ選択回路１１２０は比較
データレジスタ１１１１〜１１１４のいずれか１つのレ
ジスタを選択し、選択したレジスタに格納されているデ
ィジタルデータを比較回路１１３０に供給する。比較回
路１１３０は比較データ選択回路１１２０から供給され
るディジタルデータとローカルバス１４００を介して第
１図のＦＲＣＩＯＯＯから供給されるカウントデータと
を比較し、一致した場合に一致信号をスレーブラッチ回
路１１６０及びポインタ回路１１７０に供給する。また
、アドレスデコーダ１１１−１０− ０（図中ではアドレスデコーダＣと示されている。

）はコマンドバス１３００から送られてくる命令にした
がい、データバス１２００を介して比較データレジスタ
１１１１〜１１１４にディジタルデータを格納する際に
アドレスを選択する。

マスターラッチ１１４１〜１１４４（図中ではマスター
ラッチＡ，　　Ｂ，　　Ｃ，　　Ｄと示されている。）
は出力データを格納するラッチであり、マスターラッチ
選択回路１１５０はマスターラッチ１１４１〜１１４４
のいずれか１つのマスターラッチを選択し、選択したマ
スターラッチに格納されているディジタルデータをスレ
ーブラッチ回路１１６０に供給する。また、アドレスデ
コーダ１１４０（図中ではアドレスデコーダＤと示され
ている。）はコマンドバス１３００から送られてくる命
令にしたがい、データバス１２００を介してマスターラ
ッチ１１４１〜１１４４にディジタルデータを格納する
際にアドレスを選択する。ポインタ回路１１７０はコマ
ンドバス１３００から送られてくる命令にしたがい、デ
ータバス１２００を介して送ら−１１− れてくるディジタルデータを格納する。また、ポインタ
回路１１７０は比較回路１１３０の一致信号に基づいて
格納されているディジタルデータの巡回カウント動作を
行ない、そのカウントデータを比較データ選択回路１１
２０及びマスターラッチ選択回路１１５０に供給する。

以上のよろに構成された出力ポート１１００について、
その動作について説明する。

比較データレジスタ１１１１〜１１１４にはプログラム
により任意のディジタルデータが書き込まれる。たとえ
ば、プログラムにより比較データレジスタ１１１１に比
較データが書き込まれる場合には、まずコマンドバス１
３００を介して送られてくる命令にしたがって、アドレ
スデコーダ１１１０は比較データレジスタ１１１１を選
択し、選択された比較データレジスタ１１１ｌはデータ
バス１２００を介して送られてくるディジタルデータを
格納する。同様にして比較データレジスタ１１１２〜１
１１４には任意のディジタルデータが書き込まれる。ま
た、マスターラッチ１１４１−１２− 〜１１４４も同様にプログラムにより任意のディジタル
データが書き込まれる。

比較データ選択回路１１２０及びマスターラッチ選択回
路１１５０は、ポインタ回路１１７０から供給されるカ
ウントデータに応じて比較データレジスタ１１１２〜１
１１４とマスターラッチ１１４１〜１１４４をそれぞれ
選択する。

ポインタ回路１１７０は０〜３までのカウントを巡回的
に行い、このポインタ回路１１７０のカウントデータＩ
　Ｑ　Ｉ　，　　ｇ　ｌ　ｌ　，　　ｌ　２　ｊ　，　
　ｌ　３　ｔに対して、比較データ選択回路１１２０は
、比較データレジスタ１１１１，１１１２，１１１３，
１１１４を選択し、マスターラッチ選択回路１１５０は
、マスターラッチ１１４１，　　１１４２，　　１１４
３，１１４４をそれぞれ選択する。

次に第３図を用いて一連の出力パターンを出力するとき
の動作について説明する。

第３図において、ａはＦＲＣＩＯＯＯのカウントデータ
の時間的変化を示したものであり、ｂはポインタ回路１
１７０の出力データを示し、Ｃは−１３− 比較データ選択回路１１２ｏから比較回路１１３０に供
給される比較データを示し、ｄはマスターラッチ選択回
路１１５０からスレーブラッチ回路１１６０に供給され
る出力データを示し、ｅはスレーブラッチ回路１１６０
から出力するデータを示し、ｆは比較回路１１３ｏから
出力される一致信号を示している（ａ−ｆの信号は第２
図中において同じ記号で記入された部分の信号であり、
第４図及び第５図のａ−ｆの信号も同様に同じ部分の信
号を示す。） ＦＲＣＩＯＯＯがダウンヵウンタであり、比較データレ
ジスタ１１１１〜１１１４にはそれぞれ比較データＮＡ
，　　ＮＢ，　　ＮＯ，　　ＮＤ（ＮＡ＞ＮＢ＞ＮＯ＞
ＮＤ）が格納されており、マスターラッチ１１４１〜１
１４４にはそれぞれ出力データＤＡ，　　ＤＢ，　　Ｄ
Ｃ，ＤＤが格納されているとする。初期状態でのポイン
タ回路１１７０のカウントデータを′０”とすると、比
較データ選択手段１１２０は比較データレジスタ１１１
１を選択し、このレジスタに格納されているディジタル
データＮＡを比較回路１１一１４ー ３０に送出し、マスターラッチ選択回路１１５０はマス
ターラッチ１１４１を選択し、このラッチに格納されて
いるディジタルデータＤＡをスレーブラッチ回路１１６
０に送出している。

比較回路１１３０は比較データ選択回路１１２０から供
給されているディジタルデータＮＡとローカルバス１　
４００を介して送られてくる第工図に示したＦＲＣ１０
００のカウントデータとを比較し、第３図の時刻ｔ１で
ＦＲＣ１０００のカウントデータがＮＡに等しくなると
、第３図ｆに示される一致信号をスレーブラッチ回路１
１６０及びポインタ回路１１７０に送出する。スレープ
ラッチ回路１１６０は第３図ｅに示されるように比較回
路１１３０から送出される一致信号の上がりエッジでマ
スターラッチ１１４１に格納されているディジタルデー
タＤＡをラッチし、また、第３図ｂに示されるようにポ
インタ回路１１７０は一致信号によりカウントデータを
Ｉ　Ｏ　＋から１１′にカウントアップする。ポインタ
のカウントデータが“ｌ”になることによって、第３図
Ｃ＋　　ｄに示すよ１５− うに比較回路１１３０には比較データ選択回路１１２０
から比較データＮＢが供給され、スレーブラッチ回路１
１６０にはマスターラッチ選択回路１１５０から出力デ
ータＤＢが供給される。

以後、同様にしてＦＲＣＩＯＯＯのカウントデータと比
較データ選択回路１１２０が選択する比較データとの比
較が行われ、時刻ｔ２，　　ｔ３，　　ｔ４ではＦＲＣ
ＩＯＯＯのカウントデータと比較データとが一致するた
め、比較回路１１３０から一致信号が送出される。そし
て、比較回路１１３０から一致信号が送出されるたびに
スレーブラッチ回路１１６０はマスターラッチ選択回路
で選択されたマスターラッチに格納されたディジタルデ
ータをラッチし、ポインタ回路１１７０はカウント動作
を行う。

したがって、ある時刻でのＦＲＣ１０００のカウントデ
ータに対し任意のカウント後のデータを比較データレジ
スタ１１１１〜１１１４に格納し、比較データレジスタ
１１１１〜１１１４に対応するマスターラッチ１１４１
〜１１４４に任意のデ−１６− ータを格納することにより、一連の出力パターンを有す
る信号をスレーブラッチ回路１１６０から出力すること
ができる。

次に、第４図を用いてスレーブラッチ回路１１６０から
出力する信号パターンの変更を行う場合の動作について
説明する。

ある信号パターンの出力途中で信号パターンの変更を行
なう場合には、マスターラッチ１１４１〜１１４４及び
比較データレジスタ１１１１〜１１１４のデ・一夕を書
き換えた後、ポインタ回路１１７０の初期化を行なう。

第４図ではポインタ回路１１７０のカウントデータがｔ
　２　１のときに信号パターンの，変更を行った場合の
動作を示している。

時刻ｔ６〜ｔ７の期間にマスターラッチ１１４１〜１１
４４（７）データをＤＡ’　，ＤＢ’　，ＤＣ’　，Ｄ
Ｄ’に、比較データレジスタ１１１１〜１１１４（７）
ｆー夕をＮＡ’　，ＮＢ’　，ＮＯ’　，ＮＤ’　　（
ＮＡ’　＞ＮＢ’　＞ＮＯ’　＞ＮＤ’　）にそれぞれ
書き換えが完了し、時刻ｔ８でデータバス１２００を介
して送られてくー１７− るデータｌ　Ｏ　ｌがポインタ回路１１７０に格納され
ることにより、ポインタ回路１１７０の初期化が行われ
る。ポインタ回路１１７０の初期化によって、第４図Ｃ
ｔ　　ｄに示されるように比較データはＮＡ’　　マス
ターラッチ選択回路１１５０からスレーブラッチに供給
されるデータはＤＡ’に変更される。以後、変更した比
較データ及び出力データに基づいて、新たな一連の出力
パターンを有する信号をスレープラッチ回路１１６０か
ら出力する。

このように信号パターンの変更を行う場合にポインタ回
路１１７０の初期化を行うことによって、ポインタ回路
１１７０のカウント状態に関係なく新たな信号パターン
を正しい順序で出力することができる。なお、ポインタ
回路１１７０のカウント状態が“２”以外のいかなる状
態でも同様に出力信号のパターンを変更することができ
る。

次に、第５図を用いて、設定された信号パターンの一部
のデータを出力させない場合の動作について説明する。

既に設定した信号パターンの一部のデータ出力−１８一 を中止する場合には、出カを中止したいデータがスレー
ブラッチ回路１１８ｏにラッチされる前に、出力を中止
したいデータの次のデータに対応するカウントデータを
ポインタに設定する。第５図では一連のパターンが出カ
された後、一時的にポインタのカウントデータ′ｏｌと
Ｉｌｌに対応するデータＤＡとＤＢの出カを中止し、カ
ウントデータ１２′と１３１に対応するデータＤＣとＤ
Ｄの出カのみ行なう場合の動作を示している。

時刻ｔ９でデータバス１　２００を介して送られてくる
データ″２′がポインタ回路１１７ｏに格納される。ポ
インタ回路１１７０のデータが′２９になることによっ
て、第５図Ｃｌ　　ｄに示されるよつに比較データはＮ
ｃ１　　マスターラッチ選択回路１１５０からスレーブ
ラッチに供給されるデータはＤＣになる。以後、時刻ｔ
ｔｏ１　ｔｉｉではＦＲＣＩＯＯＯのカウントデータと
比較データとが一致するため、第５図のｆに示されるよ
うに比較回路１１３０から一致信号が送出され、スレー
ブラッチ回路１１６ｏにはマスターラッチ選択回路１−
１９− １５０で選択されたディジタルデータがラッチされる。

このようにポインタ回路１１７０のデータを書き換える
ことによって、設定した信号パターンの一部のデータ出
力を一時的に中止することができる。

なお、第５図の例では、ポインタのカウントデータの′
Ｏ”と′１′に対応するデータの出力を中止したが、ポ
インタ回路１１７０のデータを書き換えることによって
、いずれのデータについてもデータの出力を中止するこ
とが可能である。

このように、マスターラッチ１１４１〜１１４４からス
レイブラッチ回路１１６０へのデータの転送が、比較デ
ータレジスタ１１１１〜１１１４とＦＲＣＩＯＯＯのカ
ウントデータとを比較する比較回路１１３０の一致検出
信号によって自動的に行われるよろに構成することによ
り、非同期で入力される外部信号のエッジを検出してか
ら、予め決められた時間後に出力ポート１１００から任
意の信号パターンの信号を送出させる場合にはタ２〇一 イムベースエラーを最小限に押さえることができる。

以上のように本発明は、特定のクロック信号に基づいて
巡回カウント動作を行うフリーランニングカウンタ（Ｆ
ＲＣＩＯＯＯ）と、少なくとも２種類以上のディジタル
データを格納する比較データ格納手段（比較データレジ
スタ１１ｌ１〜１１１４）と、前記比較データ格納手段
のいずれか１つを選択する比較データ選択手段（比較デ
ータ選択回路１１２０）と、前記フリーランニングカウ
ンタのカウントデータと前記比較データ選択手段で選択
された前記比較データ格納手段のデータとを比較し、一
致した場合に一致信号を出力する比較手段（比較回路１
１３０）と、任意のディジタルデータが設定可能であり
、前記比較手段から出力される一致信号に基づいて、設
定されたデータからの巡回カウント動作を行うポインタ
（ポインタ回路１１７０）と、前記比較データ格納手段
と同数のディジタルデータを格納するマスターラッチ部
（マスターラッチ１１４１〜１１４４）と、−２１− 前記マスターラッチ部のいずれか１つを選択するマスタ
ーラッチ選択手段（マスターラッチ選択回路１１５０）
と、前記マスターラッチ部のデータを前記比較手段から
出力される一致信号に基づいて取り込むスレーブラッチ
部（スレーブラッチ回路１１８０）からなる出力ポート
（出力ポート１１００）を設けたものである。

したがって、第１図および第２図に示したマイクロプロ
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。

なお、実施例において出力ポートの比較データレジスタ
及びマスターラッチはそれぞれ４本ずつの構成になって
いるが、出力ポートから出力する信号のパターンの複雑
さに応じて２本以上いくつ設けた場合でもまったく同様
な効果が得られる。

発明の効果 以上のように本発明は、外部信号入力端子のいずれかに
印加される入力信号のエッジが到来すると、その直後に
インプットキャプチャレジスタが−２２− その時点のタイミング情報としてフリーランニングカウ
ンタのカウントデータをインプットキャプチャレジスタ
内の特定のレジスタに格納するので、入力信号の正確な
到来時点はソフトウェアによって確認することが可能で
あり、出力ポートから一連の信号パターンを有する出力
信号を送出し始める目標時点までの時間差データを、デ
ータパスに送出して比較データレジスタに格納し、比較
データレジスタに格納した設定時間ごとに出力したいデ
ータを、データパスを介してマスターラッチに格納すれ
ば、出力ポートからはタイムベースエラーの少ない一連
の信号パターンを出力することができるマイクロプロセ
ッサを得ることができ、その効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック図、第２図は同実施例における出力ポート部
の具体的な構成例を示すブロック図、第３図，第４図及
び第５図は第２図の主要部のタイミングチャートである
。 −２３− １００・・・タイミングジェネレー夕、　　２ｏｏ・・
・プログラムカウンタ、　　３０ｏ・・・Ｐ　Ｌ　Ａ１
４００・ＡＬＵ１　　５００−ＲＯＭ，　　　７００−
・・ＲＡＭ１　　９００・　ＩＣＲ，　　　１０００・
ＦＲＣ１１　１００・・・出力ポート、　　１１１１〜
１１１４・・・比較データレジスタ、　　１１３０・・
・比較回路、１１４１〜１ｌ４４・・・マスターラッチ
、　　１１６０・・・スレーブラッチ、　　１１７０・
・・ポインタ回路。

Claims (2)

【特許請求の範囲】
1. （１）特定のクロック信号に基づいて巡回カウント動作
   を行うフリーランニングカウンタと、少なくとも２種類
   以上のディジタルデータを格納する比較データ格納手段
   と、 前記比較データ格納手段のデータいずれか１つを選択す
   る比較データ選択手段と、 前記フリーランニングカウンタのカウントデータと前記
   比較データ選択手段で選択された前記比較データ格納手
   段のデータとを比較し、一致した場合に一致信号を出力
   する比較手段と、 任意のディジタルデータが設定可能であり、前記比較手
   段から出力される一致信号に基づいて、設定されたデー
   タからの巡回カウント動作を行うポインタと、 前記比較データ格納手段と同数のディジタルデータを格
   納するマスターラッチ部と、 前記マスターラッチ部のデータのいずれか１つを選択す
   るマスターラッチ選択手段と、 前記マスターラッチ部のデータを前記比較手段から出力
   される一致信号に基づいて取り込むスレーブラッチ部か
   らなる出力ポートとを備えたことを特徴とするマイクロ
   プロセッサ。
2. （２）比較データ選択手段とマスターラッチ選択手段を
   、ポインタのカウントデータに基づいて選択を変更する
   請求項１記載のマイクロプロセッサ。