JPS5951145B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5951145B2 JPS5951145B2 JP51159512A JP15951276A JPS5951145B2 JP S5951145 B2 JPS5951145 B2 JP S5951145B2 JP 51159512 A JP51159512 A JP 51159512A JP 15951276 A JP15951276 A JP 15951276A JP S5951145 B2 JPS5951145 B2 JP S5951145B2
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- drain
- collector
- region
- emitter
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はスタティック型の半導体記憶装置に関するも
のである。
のである。
従来のスタティック・メモリ・セルは、２個のインバー
タを交差結合した回路で構成されているから、素子数は
最小４個必要であり、情報の書込み・読出しを制御する
伝達ゲートを含めると５個の素子が必要である。
タを交差結合した回路で構成されているから、素子数は
最小４個必要であり、情報の書込み・読出しを制御する
伝達ゲートを含めると５個の素子が必要である。
これに対し、リフレッシュの必要なダイナミック・メモ
リ・セルは一時記憶用のキャパシタと伝達ゲートの計２
個であるから、セル面積においてスタティック型はダイ
ナミック型に劣り、その分チップ面積が増大して価格も
高いため用途が限られている。したがつて、この発明の
目的は、素子数を減少することによりセル面積の小さい
スタテイツク型の半導体記憶装置を提供することである
。
リ・セルは一時記憶用のキャパシタと伝達ゲートの計２
個であるから、セル面積においてスタティック型はダイ
ナミック型に劣り、その分チップ面積が増大して価格も
高いため用途が限られている。したがつて、この発明の
目的は、素子数を減少することによりセル面積の小さい
スタテイツク型の半導体記憶装置を提供することである
。
第１図はこの発明による二素子のスタテイツク・メモリ
の等価回路図である。
の等価回路図である。
図において、１はＭＯＳ型電界効果トランジスタ、２は
バイポーラ型トランジスタである。実施例としてＮチヤ
ンネルおよびＮＰＮ型について述べるが、Ｐチヤンネル
およびＰＮＰ型についても全く同様である。トランジス
タ１のドレイン３は正電位ＶＤＤに接続されていて、ソ
ース４と共にＰ型領域５内に形成されているが、ソース
４はトランジスタ２のコレクタと同一であり、またＰ型
領域５はトランジスタ２のベースと同一で゛ある。トラ
ンジスタ２のエミツタ６は接地されている。トランジス
タ１のゲート７とソース４との間には、ゲート７がより
正電位でかつトランジスタ１のしきい値ＶＴより数ボル
ト高い程度の電位を有する固定電源８が接続されている
。この状態で、ソース４がドレイン３と同電位であれば
、ドレイン・ソース間には電流が流れない。Ｐ型領域５
にはどこからも電流が供給されないから、トランジスタ
２はオフ状態になる。この時、ゲート７にはトランジス
タ１のしきい値ＶＴ以上の電位が固定電源８により印加
されているから、トランジスタ１はオン状態であり、ソ
ース４はドレイン３と同じＶＤＤ電位に保たれる。こう
して、トランジスタ１はオン状態であるがトランジスタ
２がオフ状態であるため、電流が流れない状態が保持さ
れる。次に、ソース４を外部から強制的に接地電位にす
ると、トランジスタ１のドレイン・ソース間にＶＤＤ電
位が印加された状態になるから、ソースからドレインへ
向けてチヤンネル内を電子が走る。ＶＤＤが高くドレイ
ン近傍に高電界が形成される程度であると、ソースから
きた電子が加速されて電離衝突を起こし、電子・正孔対
を発生する。こうして発生した正孔がＰ型領域５を順バ
イアスし、トランジスタ２がオン状態になり、エミツタ
６からコレクタ４すなわちトランジスタ１のソース４へ
電子が供給される。こうして供給される電子がトランジ
スタ１の・チヤンネルへ導びかれて、再びドレイン近傍
で電離衝突を起こし、正孔を発生する。その結果、トラ
ンジスタ１，２を通してＶＤＤから接地電位へ電流が流
れ続ける。このように、このメモリ装置は電流が流れる
状態と流れない状態の二つを安定にとり得るから、これ
らの状態を論理「Ｏ」および「１」の状態に対応させて
記憶装置として使用することができる。電流が流れない
ときはソース４はＶＤＤ電位（「１」レベル）で、流れ
るときは接地電位に近い（「 ０」レベル）電位である
から、ソース４の電位を検知することにより記憶されて
いる情報を読出することができる。第１図の記憶装置へ
の情報の書込み・読出しを制御する伝達ゲ’一トをソー
ス４に接続すると、完全なメモリの一単位であるメモリ
・セルになる。第２図において、ＭＯＳ型電界効果トラ
ンジスタ３０が伝達ゲートであり、ソースまたはドレイ
ンの一端９がトランジスタ１のソース４に接続されてい
て、他端１０は情報線（ビツト・ライン）１３に接続さ
れている。
バイポーラ型トランジスタである。実施例としてＮチヤ
ンネルおよびＮＰＮ型について述べるが、Ｐチヤンネル
およびＰＮＰ型についても全く同様である。トランジス
タ１のドレイン３は正電位ＶＤＤに接続されていて、ソ
ース４と共にＰ型領域５内に形成されているが、ソース
４はトランジスタ２のコレクタと同一であり、またＰ型
領域５はトランジスタ２のベースと同一で゛ある。トラ
ンジスタ２のエミツタ６は接地されている。トランジス
タ１のゲート７とソース４との間には、ゲート７がより
正電位でかつトランジスタ１のしきい値ＶＴより数ボル
ト高い程度の電位を有する固定電源８が接続されている
。この状態で、ソース４がドレイン３と同電位であれば
、ドレイン・ソース間には電流が流れない。Ｐ型領域５
にはどこからも電流が供給されないから、トランジスタ
２はオフ状態になる。この時、ゲート７にはトランジス
タ１のしきい値ＶＴ以上の電位が固定電源８により印加
されているから、トランジスタ１はオン状態であり、ソ
ース４はドレイン３と同じＶＤＤ電位に保たれる。こう
して、トランジスタ１はオン状態であるがトランジスタ
２がオフ状態であるため、電流が流れない状態が保持さ
れる。次に、ソース４を外部から強制的に接地電位にす
ると、トランジスタ１のドレイン・ソース間にＶＤＤ電
位が印加された状態になるから、ソースからドレインへ
向けてチヤンネル内を電子が走る。ＶＤＤが高くドレイ
ン近傍に高電界が形成される程度であると、ソースから
きた電子が加速されて電離衝突を起こし、電子・正孔対
を発生する。こうして発生した正孔がＰ型領域５を順バ
イアスし、トランジスタ２がオン状態になり、エミツタ
６からコレクタ４すなわちトランジスタ１のソース４へ
電子が供給される。こうして供給される電子がトランジ
スタ１の・チヤンネルへ導びかれて、再びドレイン近傍
で電離衝突を起こし、正孔を発生する。その結果、トラ
ンジスタ１，２を通してＶＤＤから接地電位へ電流が流
れ続ける。このように、このメモリ装置は電流が流れる
状態と流れない状態の二つを安定にとり得るから、これ
らの状態を論理「Ｏ」および「１」の状態に対応させて
記憶装置として使用することができる。電流が流れない
ときはソース４はＶＤＤ電位（「１」レベル）で、流れ
るときは接地電位に近い（「 ０」レベル）電位である
から、ソース４の電位を検知することにより記憶されて
いる情報を読出することができる。第１図の記憶装置へ
の情報の書込み・読出しを制御する伝達ゲ’一トをソー
ス４に接続すると、完全なメモリの一単位であるメモリ
・セルになる。第２図において、ＭＯＳ型電界効果トラ
ンジスタ３０が伝達ゲートであり、ソースまたはドレイ
ンの一端９がトランジスタ１のソース４に接続されてい
て、他端１０は情報線（ビツト・ライン）１３に接続さ
れている。
トランジスタ３０のゲート１２は制御線（ワード・ライ
ン）１４に接続されている。なお、この図では、トラン
ジスタ１は、ゲート・ソース間が短絡しており、ゲート
電位がソース電位と同一であつても、ドレイン・ソース
間が導通しているデプレーシヨン型の場合について示し
てある。この方が、第１図と比較すれば明らかなように
、別電源（第１図の電源８）を要しないため回路構が簡
単になる。制御線１４に「１」レベルが印加され、伝達
ゲートであるトランジスタ３０がオン状態になると、情
報線１３とトランジスタ１のソース４が接続され、メモ
リ・セルの状態、すなわちトランジスタ１のソース４の
電位が情報線１３において検知されることにより、メモ
リ・セル内に記憶されている情報が読出される。この場
合において、情報線１３を予め「ｌ」レベルに充電して
おいてから、周囲の回路から電気的に分離し、情報線１
３の寄生容量による一時記憶作用により 「１」レベル
の電荷を保持した状態で、伝達ゲート用トランジスタ３
０をオンして、メモリ・セル内の情報すなわちトランジ
スタ１のソース４の電位に応じて、情報線１３の「１」
レベルの電荷の放電・非放電により読出すのは好い方法
である。すなわち、トランジスタ１のソース４が「Ｏ」
レベルならば情報線１３の「１」レベルの電荷はトラン
ジスタ２を通して接地電位へ放電されるが、トランジス
タ１のソース４が「ｌ」レベルならば放電されずに保持
される。伝達ゲート用トランジスタ３０をオンにした状
態で、情報線１３の電位を測定すれば、メモリ・セルの
情報が読出されたことになる。なお、メモリ・セルの情
報の書替えは、伝達ゲート用トランジスタ３０をオンに
して、情報線を「１」または「０」レベルにして、メモ
リ・セルのトランジスタ１のソース４を強制的に「１」
または「Ｏ」レベルにすることにより行なわれる。第２
図の回路の具体的構造を第３図に示す。すなわち、Ｎ型
半導体基板２３中にＰ型領域５および１１が形成されて
いて、Ｐ型領域５内にはＮ型１のドレイン領域１６およ
びソース領域１８が形成されていてそれぞれに金属電極
３，４が接続している。ソース・ドレイン間の基板２３
の表面にはゲート絶縁膜１７およびその上にゲート電極
７が形成されている。ソース領域１８の直下に、Ｐ型１
領域５と基板２３にわたつてＮ型の高不純物濃度領域６
が埋設されていて、ソース領域１８をコレクタとし、Ｐ
型領域５をベースとし、高不純物濃度領域６および基板
２３をエミツタとしてバイポーラ型トランジスタ２が構
成されている。また、２Ｐ型領域１１には、ドレインま
たはソース領域１９または２１，ゲート絶縁膜２０およ
びゲート電極１２，ドレインまたはソース領域９または
１０が形成されていて、ＭＯＳ型トランジスタ３０が構
成されている（トランジスタ３０は伝達ゲートであり、
１９または２１のいずれも動作状態に応じてソースまた
はドレインになりうる）。以上の説明より明らかなよう
に、トランジスタ１のソース領域１８はトランジスタ２
のコレクタとしても作用し、Ｐ型領域５はトランジスタ
１を収容する基体でもあり、またトランジスタ２のベー
スでもある。トランジスタ１のゲートおよびソース電極
７および４は伝達ゲート用トランジスタ３０のソースま
たはドレイン電極９へ接続されていて、第２図に示した
回路を構成している。ソース１８の直下に埋設された高
不純物濃度領域６は、ベースであるＰ型領域５への電子
の注入効率を上げるために設けている。基板２３もエミ
ツタとして働くが、その注入効率は低い。第３図におけ
る矢印は電流の方向を示している。
ン）１４に接続されている。なお、この図では、トラン
ジスタ１は、ゲート・ソース間が短絡しており、ゲート
電位がソース電位と同一であつても、ドレイン・ソース
間が導通しているデプレーシヨン型の場合について示し
てある。この方が、第１図と比較すれば明らかなように
、別電源（第１図の電源８）を要しないため回路構が簡
単になる。制御線１４に「１」レベルが印加され、伝達
ゲートであるトランジスタ３０がオン状態になると、情
報線１３とトランジスタ１のソース４が接続され、メモ
リ・セルの状態、すなわちトランジスタ１のソース４の
電位が情報線１３において検知されることにより、メモ
リ・セル内に記憶されている情報が読出される。この場
合において、情報線１３を予め「ｌ」レベルに充電して
おいてから、周囲の回路から電気的に分離し、情報線１
３の寄生容量による一時記憶作用により 「１」レベル
の電荷を保持した状態で、伝達ゲート用トランジスタ３
０をオンして、メモリ・セル内の情報すなわちトランジ
スタ１のソース４の電位に応じて、情報線１３の「１」
レベルの電荷の放電・非放電により読出すのは好い方法
である。すなわち、トランジスタ１のソース４が「Ｏ」
レベルならば情報線１３の「１」レベルの電荷はトラン
ジスタ２を通して接地電位へ放電されるが、トランジス
タ１のソース４が「ｌ」レベルならば放電されずに保持
される。伝達ゲート用トランジスタ３０をオンにした状
態で、情報線１３の電位を測定すれば、メモリ・セルの
情報が読出されたことになる。なお、メモリ・セルの情
報の書替えは、伝達ゲート用トランジスタ３０をオンに
して、情報線を「１」または「０」レベルにして、メモ
リ・セルのトランジスタ１のソース４を強制的に「１」
または「Ｏ」レベルにすることにより行なわれる。第２
図の回路の具体的構造を第３図に示す。すなわち、Ｎ型
半導体基板２３中にＰ型領域５および１１が形成されて
いて、Ｐ型領域５内にはＮ型１のドレイン領域１６およ
びソース領域１８が形成されていてそれぞれに金属電極
３，４が接続している。ソース・ドレイン間の基板２３
の表面にはゲート絶縁膜１７およびその上にゲート電極
７が形成されている。ソース領域１８の直下に、Ｐ型１
領域５と基板２３にわたつてＮ型の高不純物濃度領域６
が埋設されていて、ソース領域１８をコレクタとし、Ｐ
型領域５をベースとし、高不純物濃度領域６および基板
２３をエミツタとしてバイポーラ型トランジスタ２が構
成されている。また、２Ｐ型領域１１には、ドレインま
たはソース領域１９または２１，ゲート絶縁膜２０およ
びゲート電極１２，ドレインまたはソース領域９または
１０が形成されていて、ＭＯＳ型トランジスタ３０が構
成されている（トランジスタ３０は伝達ゲートであり、
１９または２１のいずれも動作状態に応じてソースまた
はドレインになりうる）。以上の説明より明らかなよう
に、トランジスタ１のソース領域１８はトランジスタ２
のコレクタとしても作用し、Ｐ型領域５はトランジスタ
１を収容する基体でもあり、またトランジスタ２のベー
スでもある。トランジスタ１のゲートおよびソース電極
７および４は伝達ゲート用トランジスタ３０のソースま
たはドレイン電極９へ接続されていて、第２図に示した
回路を構成している。ソース１８の直下に埋設された高
不純物濃度領域６は、ベースであるＰ型領域５への電子
の注入効率を上げるために設けている。基板２３もエミ
ツタとして働くが、その注入効率は低い。第３図におけ
る矢印は電流の方向を示している。
今、ソース１８が接地電位に近い値であるとすると、ド
レイン１６，１８間にチヤンネル電流Ｉｃｈが流れる。
ドレイン電極３に印加されている電位Ｖ。Ｏが十分高い
と、ドレイン１６近傍の高電フ界により加速された電子
が電離衝突を起こして電子・正孔対を発生する。
レイン１６，１８間にチヤンネル電流Ｉｃｈが流れる。
ドレイン電極３に印加されている電位Ｖ。Ｏが十分高い
と、ドレイン１６近傍の高電フ界により加速された電子
が電離衝突を起こして電子・正孔対を発生する。
このときの雪崩れ増倍率をＭとすると、ソース１８から
走行してきた電子による電流１ｃｈはドレイン１６に達
したとき１０：ＭＸＩｃｈで表わされる電流になり、発
生した正孔はＰ型領域５内へ流れていき、トランジスタ
２のベース電流ｈとなる。
走行してきた電子による電流１ｃｈはドレイン１６に達
したとき１０：ＭＸＩｃｈで表わされる電流になり、発
生した正孔はＰ型領域５内へ流れていき、トランジスタ
２のベース電流ｈとなる。
ＩＤ＝Ｉｃｈ＋ｈ
が成立するから、これから
ｈ＝（Ｍ−１）×Ｉｃｈ
という関係がある。
トランジスタ２の電流増幅率をＨＦＥとすれば、コレク
タ１８とエミツタ６間に流れるコレクタ電流１。とベー
ス電流ｈとの間には、ＩＣ：ＨＦＥＸＩＢ という関係がある。
タ１８とエミツタ６間に流れるコレクタ電流１。とベー
ス電流ｈとの間には、ＩＣ：ＨＦＥＸＩＢ という関係がある。
ソース１８が接地電位に近い値に自己保持される状態が
維持されるためには、十分なコレクタ電流１。が流れな
ければならないが、この条件は１０＞Ｉｃｈ という形に表わされる。
維持されるためには、十分なコレクタ電流１。が流れな
ければならないが、この条件は１０＞Ｉｃｈ という形に表わされる。
これから上記の関係式を用いて（Ｍ−１）ＸｈＦＥ〉１
という関係が必要なことが判る。
Ｐ型領域５の不純物濃度が１×１０１６ｃｍ−３
ドレイン１６とソース１８間の距離１０μＭ，ドレイン
１６の印加電圧１０Ｖ程度で、Ｍ−１：０．１ 程度の値が通常得られるから、トランジスタ２のＨＦＥ
が１０以上の値であれば、ソース１８の電位が接地電位
に近く自己保持される。
１６の印加電圧１０Ｖ程度で、Ｍ−１：０．１ 程度の値が通常得られるから、トランジスタ２のＨＦＥ
が１０以上の値であれば、ソース１８の電位が接地電位
に近く自己保持される。
また、ソース１８がドレイン１６に近い電位であれば、
Ｉｃｈは非常に小さく、ベース電流１Ｂは無視できる程
小さくなり、したがつてコレクタ電流１。はほとんど零
になり、トランジスタ２はオフ状態になるから、ソース
］８はドレイン１６とほぼ同電位に維持される。このよ
うにして、メモリ内の情報はスタテイツクに記憶される
。なお、バイポーラトランジスタ２として基板２３の表
面に垂直な方向にコレクタ電流が流れる垂直型を例にと
つて説明したが、表面と平行な方向にコレクタ電流が流
れるラテラル型であつても、上述した条件を満たすＨＦ
Ｅが得られればこの発明の構成に用いることができるも
のである。
Ｉｃｈは非常に小さく、ベース電流１Ｂは無視できる程
小さくなり、したがつてコレクタ電流１。はほとんど零
になり、トランジスタ２はオフ状態になるから、ソース
］８はドレイン１６とほぼ同電位に維持される。このよ
うにして、メモリ内の情報はスタテイツクに記憶される
。なお、バイポーラトランジスタ２として基板２３の表
面に垂直な方向にコレクタ電流が流れる垂直型を例にと
つて説明したが、表面と平行な方向にコレクタ電流が流
れるラテラル型であつても、上述した条件を満たすＨＦ
Ｅが得られればこの発明の構成に用いることができるも
のである。
また、この装置をできるだけ低電圧で動作させるために
は、ＭＯＳ型トランジスタ１の雪崩れ増倍率Ｍを低ドレ
イン電圧において大きくすれば良いが、そのためにはド
レイン・ソース間距離を短かくしたり、ドレイン拡散層
の深さを浅くして、ドレイン近傍に高電界領域が形成さ
れ易くすれば良い。以上のように、この発明によれば、
伝達ゲートも含めて三素子で、スタテイツク型のメモリ
装置が構成される。しかも、このうちのバイポーラ・ト
ランジスタは、ＭＯＳトランジスタの占める面積を特に
増大することなく形成されているから、メモリ・セルの
面積から見れば二素子分にしか相当しない。これに対し
て、従来のスタテイツク・メモリ・セルは五素子必要と
するから、この発明は大幅なセル面積の縮少をもたらす
。そして、ダイナミツク・メモリ・セルは二素子である
から、ダイナミツク・メモリとほぼ同程度の集積密度が
この発明によつて可能となつた（現在、トツプレｓベル
の製品で見れば、ダイナミツクでは１６Ｋビツト、スタ
テイツクでは４Ｋビツトが最も大容量のものである）。
また、この発明のメモリ・セルにおいては、記憶保持電
流がＭＯＳトランジスタ１のドレイン電２流ＩＤ＝Ｉｃ
ｈ＋ＩＢ であるが、 ＩＢ＝（Ｍ−１）Ｉｃｈ でありかつ Ｍ−１キ０．１ 程度であるので大略Ｉｃｈと見てよい。
は、ＭＯＳ型トランジスタ１の雪崩れ増倍率Ｍを低ドレ
イン電圧において大きくすれば良いが、そのためにはド
レイン・ソース間距離を短かくしたり、ドレイン拡散層
の深さを浅くして、ドレイン近傍に高電界領域が形成さ
れ易くすれば良い。以上のように、この発明によれば、
伝達ゲートも含めて三素子で、スタテイツク型のメモリ
装置が構成される。しかも、このうちのバイポーラ・ト
ランジスタは、ＭＯＳトランジスタの占める面積を特に
増大することなく形成されているから、メモリ・セルの
面積から見れば二素子分にしか相当しない。これに対し
て、従来のスタテイツク・メモリ・セルは五素子必要と
するから、この発明は大幅なセル面積の縮少をもたらす
。そして、ダイナミツク・メモリ・セルは二素子である
から、ダイナミツク・メモリとほぼ同程度の集積密度が
この発明によつて可能となつた（現在、トツプレｓベル
の製品で見れば、ダイナミツクでは１６Ｋビツト、スタ
テイツクでは４Ｋビツトが最も大容量のものである）。
また、この発明のメモリ・セルにおいては、記憶保持電
流がＭＯＳトランジスタ１のドレイン電２流ＩＤ＝Ｉｃ
ｈ＋ＩＢ であるが、 ＩＢ＝（Ｍ−１）Ｉｃｈ でありかつ Ｍ−１キ０．１ 程度であるので大略Ｉｃｈと見てよい。
しかるに、情報の読出し速度は、第２図について説明し
たように、情報線１３に蓄えられた電荷の放電速度で決
まるが、これはコレクタ電流Ｉｃに依存するから、バイ
ポーラ・トランジスタ２のＨＦＥが上記の条件（Ｍ−ｌ
）×ＨＦＥ＞ｌ よりも十分大きければ、その分だけＩ。
たように、情報線１３に蓄えられた電荷の放電速度で決
まるが、これはコレクタ電流Ｉｃに依存するから、バイ
ポーラ・トランジスタ２のＨＦＥが上記の条件（Ｍ−ｌ
）×ＨＦＥ＞ｌ よりも十分大きければ、その分だけＩ。
に余裕が生じ、高速の情報読出しができる。すなわち、
記憶保持電流Ｉｃｈよりも大きい電流による情報線の電
荷の放電が可能であり、消費電流に比して読出し速度が
速いという第２の利点を有する。これはこの発明が、大
容量の高速読出しに適していることを意味する。このよ
うに、この発明は産業上極めて有用なものである。
記憶保持電流Ｉｃｈよりも大きい電流による情報線の電
荷の放電が可能であり、消費電流に比して読出し速度が
速いという第２の利点を有する。これはこの発明が、大
容量の高速読出しに適していることを意味する。このよ
うに、この発明は産業上極めて有用なものである。
第１図はこの発明の一実施例の回路図、第２図は伝達ゲ
ートが接続された他の実施例の回路図、第３図は第２図
の実施例の断面構造図である。 １・・・・・・ＭＯＳ型電界効果トランジスタ、２ ・
・・・・・バイポーラ型トランジスタ、３・・・・・・
ドレイン、４・・・・・・ソース、５ ・・・・・・
Ｐ型領域、６ ・・・・・・エミツタ、７ ・・・・・
・ゲート、３０・・・・・・ＭＯＳ型電界効果トランジ
スタ。
ートが接続された他の実施例の回路図、第３図は第２図
の実施例の断面構造図である。 １・・・・・・ＭＯＳ型電界効果トランジスタ、２ ・
・・・・・バイポーラ型トランジスタ、３・・・・・・
ドレイン、４・・・・・・ソース、５ ・・・・・・
Ｐ型領域、６ ・・・・・・エミツタ、７ ・・・・・
・ゲート、３０・・・・・・ＭＯＳ型電界効果トランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板をエミッタとし、この基板
内に形成された第２導電型の領域をベースとし、このベ
ース領域内に形成された第１導電型の領域をコレクタと
するバイポーラ・トランジスタと；前記バイポーラ・ト
ランジスタのコレクタをソースとし、そのベース領域内
に形成された第１導電型の他の領域をドレインとし、こ
のソース・ドレイン間に形成されたゲート絶縁膜上の電
極をゲートとするＭＯＳ電界効果トランジスタとを備え
、このドレイン・ソースすなわちコレクタ・エミッタ間
に電流が流れない第１の状態と；この電流が流れること
によつてドレイン近傍において雪崩増倍を起こし、それ
によつて生じる第２導電型の担体がベース領域に注入さ
れる結果、エミッタからコレクタすなわちソースへ第１
導電型の担体が流れることによりその電流が持続する第
２の状態とを自己保持するように構成したこを特徴とす
る半導体記憶装置。 ２ 上記コレクタすなわちソース領域のほぼ直下であつ
て上記ベース領域および上記半導体基板にわたつて、第
１導電型の高不純物濃度領域が埋設されている特許請求
の範囲第１項記載の半導体記憶装置。 ３ 上記ソース・ドレイン間のチャンネルが、上記ゲー
ト・ソース間に電圧が印加されなくとも導通状態にある
デプレーシヨン・チャンネルであつて、上記ゲートが上
記ソースに電気的に接続されている特許請求の範囲第１
項記載の半導体記憶装置。 ４ 情報の書込み・読出しを制御するための伝達ゲート
がその一端において上記ソースすなわちコレクタに接続
されている特許請求の範囲第１項記載の半導体記憶装置
。 ５ 上記伝達ゲートを通して二値論理レベルが供給され
、上記ソースすなわちコレクタが上記ドレインまたは上
記エミッタとほぼ同電位になるように強制されることに
より、上記ドレイン・ソースすなわちコレクタ・エミッ
タ間の電流が流れない状態または流れる状態が書込まれ
る特許請求の範囲第４項記載の半導体記憶装置。 ６ 上記伝達ゲートの他端に、上記ドレインに印加され
る電位とほぼ同じ電位になるように電荷が蓄えられての
ち、上記伝達ゲートが導通した際に、上記伝達ゲートの
他端の電荷が上記ソースすなわちコレクタおよびエミッ
タを経て放電されるか否かによつて読出しが行なわれる
特許請求の範囲第５項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51159512A JPS5951145B2 (ja) | 1976-12-29 | 1976-12-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51159512A JPS5951145B2 (ja) | 1976-12-29 | 1976-12-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5384432A JPS5384432A (en) | 1978-07-25 |
| JPS5951145B2 true JPS5951145B2 (ja) | 1984-12-12 |
Family
ID=15695383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51159512A Expired JPS5951145B2 (ja) | 1976-12-29 | 1976-12-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951145B2 (ja) |
-
1976
- 1976-12-29 JP JP51159512A patent/JPS5951145B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5384432A (en) | 1978-07-25 |
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