JPS5952350A - プロセツサリスタ−ト方式 - Google Patents
プロセツサリスタ−ト方式Info
- Publication number
- JPS5952350A JPS5952350A JP57148917A JP14891782A JPS5952350A JP S5952350 A JPS5952350 A JP S5952350A JP 57148917 A JP57148917 A JP 57148917A JP 14891782 A JP14891782 A JP 14891782A JP S5952350 A JPS5952350 A JP S5952350A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- slave station
- station
- restart
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はプロセッサリスタート方式、特に自局内の監視
情報を収集するマイクロプロセッサを有する遠隔監視装
置を複数の子局に設け、該各遠隔監視装置から送出され
る前記監視情報を集中して受信する集中監視装置を親局
に設ける遠隔監視システムにおけるプロセッサリスター
ト方式に関す。
情報を収集するマイクロプロセッサを有する遠隔監視装
置を複数の子局に設け、該各遠隔監視装置から送出され
る前記監視情報を集中して受信する集中監視装置を親局
に設ける遠隔監視システムにおけるプロセッサリスター
ト方式に関す。
（ｂ） 技術の背景
第１図は本発明の対象となるマイクロプロセッサのりス
タート方式の一例を示す図である。第１図において、マ
イクロプロセッサＭＰＵはクロック発生器ＣＧから図示
されぬ各種クロック信号を供給されて動作する。該マイ
クロプロセッサＭＰＵをリスフートさせる場合には、ク
ロック発生器ＣＧに併設されたリセット電ｍＲＫを一旦
動作させた後復旧させると、クロックｈ生器ＣＧの端子
ＲＥＳＥＴからマイクロプロセッサＭＰＵの端子ＲＥＳ
ＥＴに入力されるリスタート信号ｒｓｔは、短時間Ｈレ
ベルからＬレベルに変化し、該マイクロプロセッサＭＰ
Ｕをリセットさせた後、再び１ルベルに戻ることにより
、該マイクロプロセッサＭＰＵをリスフートさせる。次
に第２図はマイクロプロセッサのりスタート方式の他の
一例を示す図である。第２図において、正常に動作中の
マイクロプロセッサＭＰＵは特定のアドレスＡに所定周
期毎にアクセスし、アクセス信号ａｓを出力する。該ア
クセス信号ａＳがマイクロプロセッサＭＰＵに併設され
る時限回路ＷＴに入力される度に、内蔵する単安定マル
チバイブレータＭＶＩが付勢され、端子Ｑを前記所定周
期より長い一定時間、Ｈレベルに維持する。アクセス信
号ａｓが前記所定周期毎に入力される限り、該端子Ｑは
継続してＨレベルに維持されるが、マイクロプロセッサ
ＭＰＵが例えばプログラム暴走等で異常動作し、前記ア
ドレスＡに所定周期でアクセスしなくなると、アクセス
信号ａｓが前記一定時間以上時限回路ＷＴの単安定マル
チバイブレークＭＶＩに入力リレなくなり、端子ＱはＬ
レベルに変化する。該端子Ｑのレベル変化は時限回路Ｗ
Ｔ内の他の単安定マルチバイブレークＭＶ２により検出
され、端子ｄから出力されるリスタート信号ｒｓｔが短
時間ＨレベルからＬレベルに変化する。該リスタート信
号ｒｓｔは、マイクロプロセッサＭＰＵの端子ＲＥＳＥ
Ｔに入力されることにより、該マイクロプロセッサＭＰ
Ｕを一旦リセットさせた後、リスタートさせる。
タート方式の一例を示す図である。第１図において、マ
イクロプロセッサＭＰＵはクロック発生器ＣＧから図示
されぬ各種クロック信号を供給されて動作する。該マイ
クロプロセッサＭＰＵをリスフートさせる場合には、ク
ロック発生器ＣＧに併設されたリセット電ｍＲＫを一旦
動作させた後復旧させると、クロックｈ生器ＣＧの端子
ＲＥＳＥＴからマイクロプロセッサＭＰＵの端子ＲＥＳ
ＥＴに入力されるリスタート信号ｒｓｔは、短時間Ｈレ
ベルからＬレベルに変化し、該マイクロプロセッサＭＰ
Ｕをリセットさせた後、再び１ルベルに戻ることにより
、該マイクロプロセッサＭＰＵをリスフートさせる。次
に第２図はマイクロプロセッサのりスタート方式の他の
一例を示す図である。第２図において、正常に動作中の
マイクロプロセッサＭＰＵは特定のアドレスＡに所定周
期毎にアクセスし、アクセス信号ａｓを出力する。該ア
クセス信号ａＳがマイクロプロセッサＭＰＵに併設され
る時限回路ＷＴに入力される度に、内蔵する単安定マル
チバイブレータＭＶＩが付勢され、端子Ｑを前記所定周
期より長い一定時間、Ｈレベルに維持する。アクセス信
号ａｓが前記所定周期毎に入力される限り、該端子Ｑは
継続してＨレベルに維持されるが、マイクロプロセッサ
ＭＰＵが例えばプログラム暴走等で異常動作し、前記ア
ドレスＡに所定周期でアクセスしなくなると、アクセス
信号ａｓが前記一定時間以上時限回路ＷＴの単安定マル
チバイブレークＭＶＩに入力リレなくなり、端子ＱはＬ
レベルに変化する。該端子Ｑのレベル変化は時限回路Ｗ
Ｔ内の他の単安定マルチバイブレークＭＶ２により検出
され、端子ｄから出力されるリスタート信号ｒｓｔが短
時間ＨレベルからＬレベルに変化する。該リスタート信
号ｒｓｔは、マイクロプロセッサＭＰＵの端子ＲＥＳＥ
Ｔに入力されることにより、該マイクロプロセッサＭＰ
Ｕを一旦リセットさせた後、リスタートさせる。
（Ｃ１従来技術と問題点
前記遠隔監視システムにおいて、各子局に設置されてい
るマイクロプロセッサＭＰＵが何等かの原因で異常状態
となった場合は、従来あるプロセッサリスタート方式に
よれば、マイクロプロセッサＭＰＵに併設されるリセッ
ト電鍵ＲＫを操作してリスタートさせ、正常状態に復帰
させるか、或いは該マイクロプロセッサＭＰＵに併設さ
れる時限回路ＷＴにより自動的にリスタートさせる以外
になかった。然し該マイクロプロセッサＭＰＵが、前記
特定アドレスＡに繰返しアクセスする異常状態となった
場合には、時限回路ＷＴによるリスタートは有効には作
動しない。
るマイクロプロセッサＭＰＵが何等かの原因で異常状態
となった場合は、従来あるプロセッサリスタート方式に
よれば、マイクロプロセッサＭＰＵに併設されるリセッ
ト電鍵ＲＫを操作してリスタートさせ、正常状態に復帰
させるか、或いは該マイクロプロセッサＭＰＵに併設さ
れる時限回路ＷＴにより自動的にリスタートさせる以外
になかった。然し該マイクロプロセッサＭＰＵが、前記
特定アドレスＡに繰返しアクセスする異常状態となった
場合には、時限回路ＷＴによるリスタートは有効には作
動しない。
以上の説明から明らかな如く、従来あるプロセッサリス
タート方式においては、時限回路によるリスタートは必
ずしも有効では無く、結局リセット電鍵を操作する以外
に方法が無かった。従って該子局が無駐在局である場合
には、−々核子局に赴く必要が有り、罹障マイクロプロ
セッサの修復が遅れるのみならず、修復作業も増加する
。
タート方式においては、時限回路によるリスタートは必
ずしも有効では無く、結局リセット電鍵を操作する以外
に方法が無かった。従って該子局が無駐在局である場合
には、−々核子局に赴く必要が有り、罹障マイクロプロ
セッサの修復が遅れるのみならず、修復作業も増加する
。
（ｄｉ 発明の目的
本発明の目的は、前述の如き従来あるプロセッサリスタ
ート方式の欠点を除去し、無駐在の子局に設けられたマ
イクロプロセッサが異常状態となった場合に、該子局に
赴くこと無く親局からりスタートさせ得る手段を実現す
ることに在る。
ート方式の欠点を除去し、無駐在の子局に設けられたマ
イクロプロセッサが異常状態となった場合に、該子局に
赴くこと無く親局からりスタートさせ得る手段を実現す
ることに在る。
ｌｅ） 発明の構成
この目的は、自局内の監視情報を収集するマイクロプロ
セッサを有する遠隔監視装置を複数の子局に設け、該各
遠隔監視装置から送出される前記監視情報を集中して受
信する集中監視装置を親局に設ける遠隔監視システムに
おいて、前記各子局を選択してリスタート信号を送出す
る手段を前記親局に設け、前記各子局には前記手段から
送出されるリスタート信号を受信して自局内の前記マイ
クロプロセッサにリスタート信号を入力する手段を設け
ることにより達成される。
セッサを有する遠隔監視装置を複数の子局に設け、該各
遠隔監視装置から送出される前記監視情報を集中して受
信する集中監視装置を親局に設ける遠隔監視システムに
おいて、前記各子局を選択してリスタート信号を送出す
る手段を前記親局に設け、前記各子局には前記手段から
送出されるリスタート信号を受信して自局内の前記マイ
クロプロセッサにリスタート信号を入力する手段を設け
ることにより達成される。
（ｆｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例によるプロセッサリスタート
方式を示す図である。なお、企図を通じて同一符号は同
一対象物を示す。第３図において、ｎ個の子局は無駐在
であり、親局から遠隔保守されるものとする。親局には
プロセッサＰＵ、クロック源ＣＬＫ、各種メモリＲＯＭ
、ＲＡＭ、各種インタフェースアダプタＡＣＩＡ、ＰＩ
Ａ、操作盤ＫＢ等から構成される装置 ＲＳＴおよびＳｌ乃至Ｓｎとが設けられてのり、また各
子局には、リレーＲＰが前記マイクロプロセッサＭＰＵ
およびクロック発生器ＣＧに併設されている。更に親局
のリレーＳ１乃至Ｓｎの接点ｓｌ乃至ｓｎは、それぞれ
各子局に至る情報線Ｌｌ乃至Ｌｎにより、各子局のリレ
ーＲＰに接続されている。今、何れかの子局に在るマイ
クロプロセッサＭＰＵの異常動作が親局で検出されると
、操作盤ＫＢから核子局の選択番号を入力する。プロセ
ッサはインタフェースアダプタＡＣＩＡを介して該選択
番号を受信し、該選択番号に対応するリレー（例えば３
１）を、インクフェースアダプタＰＩＡを介して駆動す
る。更に操作盤ＫＢに在るリセット電鍵ＲＫが操作され
ると、プロセッサＰＵはインタフェースアダプタＡＣＩ
Ａを介してリセット電鍵ＲＫの動作を検出し、インクフ
ェースアダプタＰＩＡを介してリレーＲ３Ｔを短時間駆
動する。その結果短時間閉結する接点ｒｓｔから、閉結
状態に在る接点Ｓ１および情報線Ｌ１を介して該当子局
に地気が送られ、リレーＲＰを短時間動作させる。該リ
レーＲＰの接点ｒｐは、第１図におけるリセット電鍵Ｒ
Ｋと同様に、クロック発生器ＣＧからマイクロプロセッ
サＭＰＵにリスタート信号ｒｓｔを入力させる為、マイ
クロプロセッサＭＰＵは一旦リセットした後リスタート
する。
方式を示す図である。なお、企図を通じて同一符号は同
一対象物を示す。第３図において、ｎ個の子局は無駐在
であり、親局から遠隔保守されるものとする。親局には
プロセッサＰＵ、クロック源ＣＬＫ、各種メモリＲＯＭ
、ＲＡＭ、各種インタフェースアダプタＡＣＩＡ、ＰＩ
Ａ、操作盤ＫＢ等から構成される装置 ＲＳＴおよびＳｌ乃至Ｓｎとが設けられてのり、また各
子局には、リレーＲＰが前記マイクロプロセッサＭＰＵ
およびクロック発生器ＣＧに併設されている。更に親局
のリレーＳ１乃至Ｓｎの接点ｓｌ乃至ｓｎは、それぞれ
各子局に至る情報線Ｌｌ乃至Ｌｎにより、各子局のリレ
ーＲＰに接続されている。今、何れかの子局に在るマイ
クロプロセッサＭＰＵの異常動作が親局で検出されると
、操作盤ＫＢから核子局の選択番号を入力する。プロセ
ッサはインタフェースアダプタＡＣＩＡを介して該選択
番号を受信し、該選択番号に対応するリレー（例えば３
１）を、インクフェースアダプタＰＩＡを介して駆動す
る。更に操作盤ＫＢに在るリセット電鍵ＲＫが操作され
ると、プロセッサＰＵはインタフェースアダプタＡＣＩ
Ａを介してリセット電鍵ＲＫの動作を検出し、インクフ
ェースアダプタＰＩＡを介してリレーＲ３Ｔを短時間駆
動する。その結果短時間閉結する接点ｒｓｔから、閉結
状態に在る接点Ｓ１および情報線Ｌ１を介して該当子局
に地気が送られ、リレーＲＰを短時間動作させる。該リ
レーＲＰの接点ｒｐは、第１図におけるリセット電鍵Ｒ
Ｋと同様に、クロック発生器ＣＧからマイクロプロセッ
サＭＰＵにリスタート信号ｒｓｔを入力させる為、マイ
クロプロセッサＭＰＵは一旦リセットした後リスタート
する。
以上の説明から明らかな如く、本実施例によれば、異常
動作を検出された子局のマイクロプロセッサＭＰＵは、
親局に在る操作盤ＫＢからの入力によりリスフートさせ
ることが可能となる。
動作を検出された子局のマイクロプロセッサＭＰＵは、
親局に在る操作盤ＫＢからの入力によりリスフートさせ
ることが可能となる。
なお、第３図はあく迄本発明の一実施例に過ぎず、例え
ば親局に設けられている処理装置の構成は、図示される
ものに限定されることは無く、他に幾多の変形が考慮さ
れるが、何れの場合にも本発明の効果は変らない。また
本発明の対象となるマイクロプロセッサＭＰＵは、クロ
ック発生器ＣＧを併設するものに限定されることは無く
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。
ば親局に設けられている処理装置の構成は、図示される
ものに限定されることは無く、他に幾多の変形が考慮さ
れるが、何れの場合にも本発明の効果は変らない。また
本発明の対象となるマイクロプロセッサＭＰＵは、クロ
ック発生器ＣＧを併設するものに限定されることは無く
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。
−（ｇ）発明の効果
以上、本発明によれば、前記遠隔監視システムにおいて
、無駐在子局に設けられたマイクロプロセッサが異常状
態となった時、親局からりスタートさせることが可能と
なり、修復時間も短縮され、修復作業も簡易化される。
、無駐在子局に設けられたマイクロプロセッサが異常状
態となった時、親局からりスタートさせることが可能と
なり、修復時間も短縮され、修復作業も簡易化される。
第１図は本発明の対象となるマイクロプロセッサのりス
タート方式の一例を示す図、第２図はマイクロプロセン
サのりスタート方式の他の一例を示す図、第３図は本発
明の一実施例によるプロセッサリスフート方式を示す図
である。 図において、ＭＰＵはマイクロプロセッサ、ＣＧはクロ
ック発生器、ＷＴは時限回路、ＭＶＩおよびＭＶ２は単
安定マルチバイブレーク、ＰＵはプロセッサ、ＣＬＫは
クロック源、ＲＯＭおよびＲＡＭはメモリ、ＡＣＩＡお
よびＰＩＡはインタフェースアダプタ、ＫＢは操作盤、
３１乃至Ｓ ｎ ％Ｒ３ＴおよびＲＰはリレー、Ｌｌ乃
至Ｌｎは情報線、Ａは特定アドレス、ｒｓｔはりスター
ト信号、ａｓはアクセス信号、を示す。 Ｐ １ 図 Ｐ ｚ 図
タート方式の一例を示す図、第２図はマイクロプロセン
サのりスタート方式の他の一例を示す図、第３図は本発
明の一実施例によるプロセッサリスフート方式を示す図
である。 図において、ＭＰＵはマイクロプロセッサ、ＣＧはクロ
ック発生器、ＷＴは時限回路、ＭＶＩおよびＭＶ２は単
安定マルチバイブレーク、ＰＵはプロセッサ、ＣＬＫは
クロック源、ＲＯＭおよびＲＡＭはメモリ、ＡＣＩＡお
よびＰＩＡはインタフェースアダプタ、ＫＢは操作盤、
３１乃至Ｓ ｎ ％Ｒ３ＴおよびＲＰはリレー、Ｌｌ乃
至Ｌｎは情報線、Ａは特定アドレス、ｒｓｔはりスター
ト信号、ａｓはアクセス信号、を示す。 Ｐ １ 図 Ｐ ｚ 図
Claims (1)
- 自局内の監視情報を収集するマイクロプロセッサを有す
る遠隔監視装置を複数の子局に設け、該各遠隔監視装置
から送出される前記監視情報を集中して受信する集中監
・視装置を親局に設ける遠隔監視システムにおいて、前
記各子局を選択してリスタート信号を送出する手段を前
記親局に設け、前記各子局には前記手段から送出される
リスタート信号を受信して自局内の前記マイクロプロセ
ッサにリスタート信号を入力する手段を設けることを特
徴とするプロセッサリスタート方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148917A JPS5952350A (ja) | 1982-08-27 | 1982-08-27 | プロセツサリスタ−ト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148917A JPS5952350A (ja) | 1982-08-27 | 1982-08-27 | プロセツサリスタ−ト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952350A true JPS5952350A (ja) | 1984-03-26 |
Family
ID=15463544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148917A Pending JPS5952350A (ja) | 1982-08-27 | 1982-08-27 | プロセツサリスタ−ト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952350A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5054262A (ja) * | 1973-09-11 | 1975-05-13 | ||
| JPS5786933A (en) * | 1980-11-19 | 1982-05-31 | Hitachi Ltd | Communication controlling system between computers |
-
1982
- 1982-08-27 JP JP57148917A patent/JPS5952350A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5054262A (ja) * | 1973-09-11 | 1975-05-13 | ||
| JPS5786933A (en) * | 1980-11-19 | 1982-05-31 | Hitachi Ltd | Communication controlling system between computers |
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