JPS5952375A

JPS5952375A - 演算装置

Info

Publication number: JPS5952375A
Application number: JP57162915A
Authority: JP
Inventors: Masakazu Shirakawa; 雅一白川
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-09-18
Filing date: 1982-09-18
Publication date: 1984-03-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、高速フーリエ変換やディジタル信号処理で
用いられる蓄積プログラム制御方式の演算装置に関する
ものである。

〔発明の技術的背景とその問題点〕

第１図を参照して、従来の演算装置がディジタルフィル
タの処理を行う場合を説明する。第１図において、１．
２は演算回路たる加算回路を示し、３．４．５．６は乗
算回路を示し、７．８はデータメモリ（遅延回路）を示
す。そして、図のように入力データをＸ１１出力データ
をＹｉとし、加算回路１から出力されたデータを当、デ
ータメモリ７から出力されたデータをＷト１、データメ
モリ８から出力されたデータをＷｉ−２、乗算回路３，
４．５゜６の夫々の乗数をｂｌ　＋　ｂ２　＊　ａｌ　
＊　＆２とすると、この演３！ｌ−装置から成るフィル
タではなる演算が行なわれる。

このように、データメモリ７．８の夫々の出力データｗ
ｉ−１＋′ｗｉ−２が乗算回路３，４によシ夫々乗数ｂ
１．　ｂ２を掛けられ、その夫々の結果が入力にフィー
ドバックされる形式のフィルタを、再帰型フィルタと呼
ぶ。この再帰型フィルタでは、加算回路１によシ加算さ
れた結果がオーバーフローすると、条件によってはフィ
ルタが発振して正常な出力データを得ることができない
場合がある。例えば、オーバーフローを生じたときの正
しい演算結果が、負のデータであるにもかかわらず、オ
ーバーフローによシ加算回路から出力されたデータの最
上位ビット（正負を示すビット）が変化させられ、正の
データである旨を示していたとする。すると、以下の処
理において、正しい入力データｘ１が到来しても、オー
バーフローする毎に正負を示すビットが変化させられ、
フィルタは発振してしまう。

そこで、従来の演算装置では、オーバーフロー検出用フ
ラグを設けておき、オーバーフローが生じたときには、
加算回路１のビット幅における同符号（正負）の最大値
の絶対値のデータを、出力データ異として置換える操作
がプログラムによって行なわれていた。このようにする
ことによυ、フィルタの発振を防止することが可能であ
るが、プログラムによシ処理が行なわれるので、処理速
度が低下するという欠点があった。

また、仮に、ハードウェアにより上記の処理を行なわせ
るようにしても、演算精度が加′ｊｓｌ！２１路１０ビ
ット幅を越えることは々く、精度の向上は望み得なかっ
た。しかも、必要によっては、このようなフィルタを何
段も縦続することも多く、何段も縦続すると前段で生じ
たオーバーフローが次段以降に波及して峰シが増幅され
てしまうという不都合が生じた。

以上の説明は、加算回路２についてもほぼ同様に言える
ことである。

〔発明の目的〕

本発明は、以上述べた欠点に鑑み力されたもので、その
目的は、フィルタの発振を防止でき、処理速度を低下さ
せず、精度のよい結果を得ることができる演算装置を提
供することである。

〔発明の概要〕

そこで、本発明では、少なくとも加算を行う演算回路と
、該演算回路から出力されたデータを蓄積するワーキン
グレジスタと、前記演算回路に用いられるデータを蓄積
するデータメモリと、前記ワーキングレジスタから出力
されたデータを前記演算回路の一方の入力端へ導く第１
の経路と、前記ワーキングレジスタから出力されたデー
タを前記データメモリへ導く第２の経路と、前記データ
メモリから出力されたデータを前記演算回路の他方の入
力端へ導く第３の経路と、前記演算回路から出力された
データを前記ワーキングレジスタに導く第４の経路とを
有する演算装置において、前記演算回路と前記ワーキン
グレジスタと前記第１と第４の経路及び前記第２と第３
の経路の一部のビット幅を、前記データメモリのビット
幅よシ大きく設定し、前記第２の経路にビット幅の縮小
操作を行うクランプ回路を介在させ、前記第３の経路に
ビット幅の拡張操作を行う符号拡張回路を介在させて、
演算装置を構成した。これによシ、本発明の目的は達成
されるが、本発明の効果をよシ増加させるため、上記の
構成に加えて、第４０経路に加算結果のオーバーフロー
を検出し出力データを上記演算回路が出力可能なビット
幅における同符号の最大値の絶対値にクランプするクラ
ンプ回路を介在させた。

〔発明の実施例〕

以下、図面を参照して本発明の実施例を詳しく説明する
。

第２図は、本発明が適用されたディジタルフィルタのブ
ロック図を示す。このディジタルフィル□りは、バイカ
ッドフィルタである。第２図において、第１図と同一構
成要素には、第１図と同一番号を付してその説明を省略
する。第２図中、９はクランプ回路を示し、データメモ
リ７に入力されるべきデータをデータメモリ７のビット
幅に縮小する動作を行う。１０　、１１は符号拡張回路
を示し、夫々加算回路１，２に与えるデータを加算回路
１゜２のビット幅へ拡張する動作を行う。１２　、１３
はクランプ回路である。

更に、この実施例においては、加算回路１．２の入出力
路は全て１８ビツトであシ、また、データメモリ７．８
の入出力路は全て１６ビツトであるものとする。すると
、データメモリ７．８に格納され、また、データメモリ
７．８から出力されるデータは、クランプ回路９によシ
フランプされるから、加算回路１．２は、ピッ□ト幅が
大きいが（１８ビツトであるが）クランプされて実際的
には１６ビツト分における最大（最小）値までの値のデ
ータを入力端の一方に入力することになる。

このため、加算回路１．２のダイナミックレンジを越え
ることはない。また、データメモリ７．８にデータが格
納されるときに、クランプ回路９によシフランプされ、
データメモリ７．８のダイナミックレンジを越えること
がない。

次に、第３図を参照してこのようなフィルタの演算装置
を説明する。

第３図において、１０１は加算回路である。この加算回
路１０１は、第４の経路１０２から１８ビツトの出力デ
ータをワーキングレジスタ１０３へ出力する。ワーキン
グレジスタ１０３の出力データの経路は、加算回路１０
１の一方の入力端へ到る１８ビツトの第１の経路１０４
となっている。更に、ワーキングレジスタ１０３の出力
データは第２の経路の一部（以下、クランプ回路１０５
の入力路という）を通ってクランプ回路１０５へ出力さ
れるようになっている。更に、クランプ回路１０５の出
力データは、データメモリであるＲ　Ａ　Ｍ　１０６へ
、第２の経路１０７を介して出力される構成となってい
る。また、ＲＡＭ１０６内のデータは第３の経路１０８
と第３の経路の一部である加算回路１０１の入力路１１
３とを介して加算回路１０１へ到るようになっておシ、
この第３の経路１０８には符号拡張回路１０９が介在さ
せられている。

また、ＲＡＭ１０６からは１６ビツトのデータが乗算回
路１１０の一方の入力端に与えられ、ＲＯＭ１１１から
は１６ビツトの乗数データが乗算回路１１０の他方の入
力端へ与えられるようになっている。

更に、乗算回路１１０の出力データは、第３の経路１０
８を介して符号拡張回路１０９へ与えられるようになっ
ている。第３図のクランプ囲路１１２は、第２図のクラ
ンプ回路１２　、１３に対応するもので、ここでは無い
ものとして説明する。

以上のように構成された演算装置の加算回路１０１は第
２図の加算回路１．２に対応し１乗算回路１１０は乗算
回路３．４．５．６に対応し、クランプ回路１０５はク
ランプ回路９に対応し、符号拡張回路１０９は符号拡張
回路１０　、１１に対応し、ＲＡ　Ｍ　１０６はデータ
メモリ７．８に対応する。また、ＲＯＭ１１１とワーキ
ングレジスタ１０３とは第２図内に対応する構成要素は
示されないが、夫に第２図の乗算回路３．４．５．６の
乗数を与える機能と、第２図のクランプ回路９の以前に
てデータを蓄積する機能とに対応する。

更に、加算回路１０１と、ワーキングレジスタ１０３と
、第１の経路１０４と、第４の経路１０２と、クランプ
回路１０５０入力路（第２の経路の一部）とは、１８ビ
ツトであり、ＲＡＭ１０６（データメモリ）が１６ビツ
トであることに比べて、ビット幅が太きい。

以上のように構成された演算装置の動作を説明する。先
ず、ＲＡＭ１０６からデータが読み出され、符号拡張回
路に与えられる。ここで、データは、１８ビツトのビッ
ト幅を得て、加算回路１０１を通過させられ、ワーキン
グレジスタ１０３にロードされる。次に、ＲＡＭ１０６
から第２図のデータメモリ７の出力データに対応するデ
ータが読み出され、乗算回路１１０の一方の入力端へ与
えられ、更に、ＲＯＭ　１１１から第２図の乗算回路３
０乗数ｂ１に対応するデータが読み出され、乗算回路１
１０の他方の入力端に与えられる。この結果、一定時間
後には、１６ビツトの乗算結果が乗算回路１１０から出
力され、このデータは第３の経路１０８を介して符号拡
張回路１０９へ送出される。この符号拡張回路１０９で
は、入力された１６ビツトのデータが１８ビツトのデー
タに変換され、このデータは第３の経路の一部である加
算回路１０１の入力路１１３から加算回路１０１の一方
の入力端へ与えられる。このとき、加算回路１０１の他
方の入力端に社、既に、ワーキングレジスタ１０３から
第１の経路１０４を介して前述の入力データが与えられ
ている。加算回路１０１では、これらのデータが加算さ
れ、その結果得られたデータは第４の経路１０２を介し
てワーキングレジスタ１０３ヘロードされる。

また、ＲＡＭ１０６内の第２図におけるデータメモリ８
のデータに対応するデータと、ＲＯＭＩＩＩ内の第２図
における乗算回路４の乗数ｂ２に対応するデータとを用
いて、上記と同様の動作がなされ、ワーキングレジスタ
１０３には、前述の（１）式で示さ。

れたデータ司が格納される。このデータは、次の処理の
ため、第２図のデータメ、モリ７に格納されることが必
要であるが、この段階では、まだ、データメモリ７．８
に格納されてい石データを破壊することができたいので
、このデータを仮に、別の場所（具体的には、ＲＡＭ１
０６内の所定領域）に格納することになる。その際、ク
ランプ回路１０５は、ワーキングレジスタ１０３から出
力された１８ビツトのデータ中、下位１６ビツト分を取
シ出す。

このとき、１８ビツトのデータが１６ビツト幅で表現不
能な値であるときには、り２ンプ回路１０５は、１８ビ
ツトのデータを符号（正負）が同・−であって、１６ビ
ツトの最大値一つま）、１６進法で表わせば７ＦＦＦ（
正数のとき）、ｓｏｏ。

（負５数のとき）のいずれか−にクランプする。

また、第２図におけるデータメモリ７．８の出力データ
に、夫々乗算回路５，６で乗数ａ□ｌ　ａ２を乗じ、加
算回路２でこれらを加え、（１）式にこのＹｉを求める
動作も上記と同様に行なわれる。このように、クランプ
回路１０５の動作によシ、発振を防止でき、又プログラ
ムによる処理でないため処理速度を低下させることもな
い。このため、従来よシは精度の高い演算結果が保証さ
れる。

次に、第２図におけるクランプ回路１２　、１３、第３
図におけるクランプ回路１１２が介在された場合を説明
する。

第３図の第４の経路１０２にはり２ンプ回路１１２が介
在される。このクランプ回路１１２は加算回路１０１で
オーバーフローが生じた場合、これを検出し、その出力
をオーバーフローしたデータと同一符号で１８ビツトの
最大値のデータにクランプする回路である。このクラン
プ回路１１２の働きによって、加算回路１０１の出力デ
ータが１８ビット幅を越えてオーバーフローしても、ク
ランプされ、加算回路１０１、第４の経路１０２、クラ
ンプ回路１１２、ワーキングレジスタ１０３の部分にお
いては、演算装置全体が１６ビツト幅であるのに比べ、
それ以上の１８ビット幅で処理され、１８ビット精度の
データとされる。クランプ（ロ）路１１２が無い場合も
同様であるが、加算回路１０１、第４の経路１０２、ク
ランプＮ路１１２、ワーキングレジスタ１０３の部分で
は、クランプ回路１１２によシフランプされないかぎシ
（１８ビット幅を越えないかぎ、９）、１８ビット幅で
正しい演算結果を保証できる。

〔発明の効果〕

以上説明したように、本発明によれば、加算回路からワ
ーキングレジスタに到る部分のビット幅を、データメモ
リ（ＲＡＭ）の部分のビット幅より広く設定しであるの
で、この部分での演算処理は広いダイナミックレンジで
行なわれる。特に、実施例のようなディジタルフィルタ
を縦続して用いる場合には、各段の入出力はワーキング
レジスタで受渡しされるだけであるから、上記の部分で
瞬時的にワーキングレジスタのダイナミックレンジを越
えても、広く設定されたダイナミックレンジを越えるこ
とがなければ正確な演算結果を得ることが保証される。

そして、仮に広く設定されたダイナミックレンジを越え
たときにも、クランプ回路によシデータがクランプされ
、再び加算（ロ）路に与えられるから、従来のように符
号の反転によるフィルタの見損という動作が行なわれる
ことはない。

更に、ビット幅を拡大し、ダイナミックレンジが広く設
定された演算部分にクランプ回路を設けることにより、
実施例のよう彦フィルタを縦続しても、出力データの極
性は常に正しく保つことができ、精度の向上を期待でき
る。

【図面の簡単な説明】

第１図は従来のディジタルフィルタを示すブロック図、
第２図は本発明を適用したディジタルフィルタを示すブ
ロック図、第３図は本発明の実施例ブロック図である。１０１・・・加算回路　　　１０２・・・第４の経路１
０３・・・ワーキングレジスタ１０４・・・第１の経路１０５　、１１２・・・クランプ回路１０６・・・ＲＡＭ（データメモリ）１０７・・・第２の経路１０８　（１１３）・・・第３の経路１０９・・・符号拡張回路１１０・・・乗算回路１１１・・・ＲＯＭ

Claims

【特許請求の範囲】

（１）少なくとも加算を行う演算回路と、該演算回路か
ら出力されたデータを蓄積するワーキングレジスタと、
前記演算回路に用いられるデータを蓄積するデータメモ
リと、前記ワーキングレジスタから出力されたデータを
前記演算回路の一方の入力端へ導く第１の経路と、前記
ワーキングレジスタから出力されたデータを前記データ
メモリへ導く第２の経路と、前記データメモリから出力
されたデータを前記演算回路の他方の入力端へ導く第３
の経路と、前記演算回路から出力されたデータを前記ワ
ーキングレジスタに導く第４の経路とを有する演算装置
において、前記演算回路と前記ワーキングレジスタと前
記第１と第４の経路及び前記第２と第３の経路の一部の
ビット幅を、前記データメモリのビット幅よシ大きく設
定し、前記第２の経路にビット□幅の縮少操作を行うク
ランプ回路を介在させ、前記第３の経路にビット幅の拡
張操作を行う符号拡張回路を介在させたことを特徴とす
る演算装置。
（２）符号拡張回路へ到る第３の経路には、データメモ
リから出力されたデータと他のデータとを乗算する乗算
回路から出力データが与えられることを特徴とする特許
請求の範囲第（１）項記載の演算装置。
（３）少なくとも加算を行う演算回路と、該演算回路か
ら出力されたデータを蓄積するワーキングレジスタと、
前記演算回路に用いられるデータを蓄積するデータメモ
リと、前記ワーキングレジスタから出力されたデータを
前記演算回路の一方の入力端へ導く第１の経路と、前記
ワーキングレジスタから出力されたデータを前記データ
メモリへ導く第２の経路と、前記データメモリから出力
されたデータを前記演算回路の他方の入力端へ導く第３
の経路と、前記演算回路から出力されたデータを前記ワ
ーキングレジスタに導く第４の経路とを有する演算装置
において、前記演算回路と前記ワーキングレジスタと前
記第１と第４の経路及び第２と第３の経路の一部のビッ
ト幅を、前記データメ篭りのビット幅よシ大きく設定し
、前記第２の経路にビット幅の縮小操作を行うクランプ
回路を介在させ、前記第３の経路にビット幅の拡張操作
を行う符号拡張回路を介在させ、前記第４の経路に演算
結果のオーバーフローを検出し出力データ金同符号で前
記演算回路が出力可能な最大値の絶対値にクランプする
クランプ回路を介在させたことを％徴とする演算装置。
（４）符号拡張回路へ到るｗｃ３の経路には、データメ
モリから出力されたデータと他のデータとを乗算する乗
算回路から出力データが与えられることを特徴とする特
許請求の範囲第（３）項記載の演算装置。