JPS5952499A - パリテイ・チエツク方式 - Google Patents
パリテイ・チエツク方式Info
- Publication number
- JPS5952499A JPS5952499A JP57159489A JP15948982A JPS5952499A JP S5952499 A JPS5952499 A JP S5952499A JP 57159489 A JP57159489 A JP 57159489A JP 15948982 A JP15948982 A JP 15948982A JP S5952499 A JPS5952499 A JP S5952499A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- data
- memory
- circuit
- word
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリ装置のバリブイ・チェツタ方式に係り
、特にワードの全データに対するパリティの生成、記憶
及びチェックを可能とすることができるメモリ装置のパ
リティ・チェック方式に関するものである。
、特にワードの全データに対するパリティの生成、記憶
及びチェックを可能とすることができるメモリ装置のパ
リティ・チェック方式に関するものである。
一般に、メモリ装置はデータの記憶及び読み出しの際、
データ化は等を検出するためのパリティチェックが行な
われている。このパリティ・チェックは、メモリ回路に
データを記憶するときにパリティ・ビットの生成及び記
録を行なっておき、データを読み出すときに前記記録さ
れているパリティ壷ビットと読み出しの際に生成するパ
リティ壷ビットとを比較することにより、データ化は等
のエラー検出を行なうものである。
データ化は等を検出するためのパリティチェックが行な
われている。このパリティ・チェックは、メモリ回路に
データを記憶するときにパリティ・ビットの生成及び記
録を行なっておき、データを読み出すときに前記記録さ
れているパリティ壷ビットと読み出しの際に生成するパ
リティ壷ビットとを比較することにより、データ化は等
のエラー検出を行なうものである。
従来、記憶及び読み出し食費なう単位であるワードが複
数のバイトに分割さ４ｔだ状態でメモリ回路に記憶され
、マイクロプロセッサがメモリ回路即位でしかアクセス
できない場合のパリティ・チェックは、アクセスするメ
モリ回路の順番を予じめ決めて□おき、アクセスしたワ
ード部分だけのパリティビットを順次生成記録した後に
、ワード全体のパリティ・ビラトラ生成してこれをパリ
ティメモリに記憶していた。
数のバイトに分割さ４ｔだ状態でメモリ回路に記憶され
、マイクロプロセッサがメモリ回路即位でしかアクセス
できない場合のパリティ・チェックは、アクセスするメ
モリ回路の順番を予じめ決めて□おき、アクセスしたワ
ード部分だけのパリティビットを順次生成記録した後に
、ワード全体のパリティ・ビラトラ生成してこれをパリ
ティメモリに記憶していた。
しかしながらこの従来の方式は、ワードをどの部分から
アクセスするか順番を決めてしまうため汎用性に欠ける
と共に、複数バイトから成るワード全体を記録あるいは
読み出しが終了しないとワ−ド全体のパリティ−ビット
が生成されないため、この処理時間中は他の割り込みを
禁１ト２シなければならないと言う問題点を有する。
アクセスするか順番を決めてしまうため汎用性に欠ける
と共に、複数バイトから成るワード全体を記録あるいは
読み出しが終了しないとワ−ド全体のパリティ−ビット
が生成されないため、この処理時間中は他の割り込みを
禁１ト２シなければならないと言う問題点を有する。
また、ワードのあるビットだけを変可する場合、変更し
ない他のワード部分を格納するメモリ回路をも再書込み
しなければ、パリディ・ビットの更新が出来ないと言う
問題点をも有する。尚、これを防ぐために、ワードを区
切って、各部分毎にパリティメモリを用意する方法も提
案されているが、この方法は、パリティメモリ回路の容
重が増大すると言う問題点を招くものである。
ない他のワード部分を格納するメモリ回路をも再書込み
しなければ、パリディ・ビットの更新が出来ないと言う
問題点をも有する。尚、これを防ぐために、ワードを区
切って、各部分毎にパリティメモリを用意する方法も提
案されているが、この方法は、パリティメモリ回路の容
重が増大すると言う問題点を招くものである。
本発明の目的は、上記従来技術の問題点を除去すること
であり、ワードの一部分をアクセスしても全ワードのパ
リティピットを更新することができるパリティチェック
方式を提供することである。
であり、ワードの一部分をアクセスしても全ワードのパ
リティピットを更新することができるパリティチェック
方式を提供することである。
上記目的を達成するために本発明にあっては、ワードを
複数のメモリ回路に分割して格納するメモリ装置におい
て、一方のメモリ回路がアクセスされた場合でも他のメ
モリ回路を読み出し状態に保持し、全ワードのデータを
用いてワード即位のパリティピット金生成すること全特
徴とする。
複数のメモリ回路に分割して格納するメモリ装置におい
て、一方のメモリ回路がアクセスされた場合でも他のメ
モリ回路を読み出し状態に保持し、全ワードのデータを
用いてワード即位のパリティピット金生成すること全特
徴とする。
以下本発明の一実施例を図面を用いて詳細に説明する。
第１図は本発明によるパリティ・チェック方式を用いた
メモリ装置を説明するための図である。
メモリ装置を説明するための図である。
図に示す回路は、外部アドレスバス１及びアドレスラッ
チ回路２ｔ−介して外部から指示されるアドレスに応じ
てデータの記憶及び読み出しを行なうメモリ回路４及び
５と、記憶及び読み取られるデータに応じてパリティピ
ッ）１−生成するパリティ生成回路６及び７と、生成さ
れたパリティビットを記憶するパリティメモリ１７と、
パリティチェックの結果を保持するパリティ結果ラッチ
回路１６とを備えている。前記メモリ回路４及び５には
、１つのワードがバイト単位に分割記憶されている。
チ回路２ｔ−介して外部から指示されるアドレスに応じ
てデータの記憶及び読み出しを行なうメモリ回路４及び
５と、記憶及び読み取られるデータに応じてパリティピ
ッ）１−生成するパリティ生成回路６及び７と、生成さ
れたパリティビットを記憶するパリティメモリ１７と、
パリティチェックの結果を保持するパリティ結果ラッチ
回路１６とを備えている。前記メモリ回路４及び５には
、１つのワードがバイト単位に分割記憶されている。
このように構成されたメモリ装置は、一方のメモリ回路
に対する書き込み例えばワードの１部の訂正の際のパリ
ティビット生成及び記憶動作を次の如く実行する。まず
、外部アドレスバス１を介してアドレスラッチ回路２に
ラッチされたアドレスがメモリ回路４の場合、双方向バ
ッファ１１が開いて外部データバス１４内のデータを内
部データバス９に出力すると共に、メモリ回路５を読み
出し状態に保持してメモリ回路５のデータを内部データ
バス１０に出力することによシ、内＋＠ｉデータバス９
及び１０に全ワードの最新データが乗せられる。
に対する書き込み例えばワードの１部の訂正の際のパリ
ティビット生成及び記憶動作を次の如く実行する。まず
、外部アドレスバス１を介してアドレスラッチ回路２に
ラッチされたアドレスがメモリ回路４の場合、双方向バ
ッファ１１が開いて外部データバス１４内のデータを内
部データバス９に出力すると共に、メモリ回路５を読み
出し状態に保持してメモリ回路５のデータを内部データ
バス１０に出力することによシ、内＋＠ｉデータバス９
及び１０に全ワードの最新データが乗せられる。
内部データバス９内のデータは、メモリ回路４に記録さ
れると共にパリティ生成回路６によってパリティビット
が生成され、内部データバス１０内のデータはパリティ
生成回路７によってパリティビットが生成される。この
パリティ生成回路６及び７によって生成されたパリティ
ビットは信号線２１及び２０ヲ介して排他的論理和ゲー
ト１３に入力されることによシ、ワード全体のパリティ
ビットが信号線１８を介してパリティメモ１月７に記憶
される・。
れると共にパリティ生成回路６によってパリティビット
が生成され、内部データバス１０内のデータはパリティ
生成回路７によってパリティビットが生成される。この
パリティ生成回路６及び７によって生成されたパリティ
ビットは信号線２１及び２０ヲ介して排他的論理和ゲー
ト１３に入力されることによシ、ワード全体のパリティ
ビットが信号線１８を介してパリティメモ１月７に記憶
される・。
このように、一方のメモリ回路にデータを記憶する場合
でも他方のメモリ回路のデータ全貌み出して全ワードの
パリティピラトラ容易にパリティメモ１月７に記憶する
ことができる。尚、メモリ回路５の・みにデータを書き
込む際には、双方向バッファ１２のみが開き、メモリ回
路４が読み出し状態となることによシ、全ワードのパリ
ティビットをパリティメモリ１７に格納することができ
る。
でも他方のメモリ回路のデータ全貌み出して全ワードの
パリティピラトラ容易にパリティメモ１月７に記憶する
ことができる。尚、メモリ回路５の・みにデータを書き
込む際には、双方向バッファ１２のみが開き、メモリ回
路４が読み出し状態となることによシ、全ワードのパリ
ティビットをパリティメモリ１７に格納することができ
る。
次にメモリ読み出し時のパリティチェックの動作を説明
する。
する。
まス、外部アドレスバス１′ｆＣ介してアドレスラッチ
回路２にラッチされた読み１１されるべきアドレス対応
のデータがメモリ回路４に記録されていた場合、内部ア
ドレスバス３に該アドレスが出力されてメモリ回路４の
対応データが内部データバス９に出力されると共に、メ
モリ回路方も読み出し状態となって記憶データを内部デ
ータバス１０に出力する。前記内部データバス９に出力
されたメモリ回路４の所望のデータは、双方向バッファ
１１が開くことによシ、外部データバス１４ｔ：介して
外部へ出力される。一方各データパス９及び１０に出力
されたデータは、それぞれパリティ生成回路６及び７に
よシパリテイピットに生成され、信号線２１及び２０ヲ
介して排他的論理、＋１１１３に入力されることによシ
信号線１８にパリディビットが出力される。この信号線
１日ヲ介する読み出し時のパリティビットと、前記内部
アドレスバス３のアドレス出力によりパリティメモリ１
７が出力する記憶時のパリティ、ビットとが、比較回路
１５にて比較され、不一致の場合はパリティ結果ラッチ
回路１６に信号″Ｉ”がラッチされる。
回路２にラッチされた読み１１されるべきアドレス対応
のデータがメモリ回路４に記録されていた場合、内部ア
ドレスバス３に該アドレスが出力されてメモリ回路４の
対応データが内部データバス９に出力されると共に、メ
モリ回路方も読み出し状態となって記憶データを内部デ
ータバス１０に出力する。前記内部データバス９に出力
されたメモリ回路４の所望のデータは、双方向バッファ
１１が開くことによシ、外部データバス１４ｔ：介して
外部へ出力される。一方各データパス９及び１０に出力
されたデータは、それぞれパリティ生成回路６及び７に
よシパリテイピットに生成され、信号線２１及び２０ヲ
介して排他的論理、＋１１１３に入力されることによシ
信号線１８にパリディビットが出力される。この信号線
１日ヲ介する読み出し時のパリティビットと、前記内部
アドレスバス３のアドレス出力によりパリティメモリ１
７が出力する記憶時のパリティ、ビットとが、比較回路
１５にて比較され、不一致の場合はパリティ結果ラッチ
回路１６に信号″Ｉ”がラッチされる。
このように一方のメモリ回路のデー ・読み出し。
の際においても、他方のメモリ回路のデータ全内部デー
タバスに出力して、全ワードのパリティビラトラ生成し
、記憶時のパリティビットと比較することによυ、読み
取り時のパフ′ティチェックが行なわれる。
タバスに出力して、全ワードのパリティビラトラ生成し
、記憶時のパリティビットと比較することによυ、読み
取り時のパフ′ティチェックが行なわれる。
以上述べた様に本発明によれば、ワー ドを構成するど
のバイトラ格納するメモリ回路をアクセスしてもワード
の全データを内部バスに出力してパリティチェックを行
なうため、メモリの自由度を高めることができる。捷た
、ワードを全て書き換えなくてもパリティメモリのパリ
ティデータが最近の値に更新されるため、処理時間を短
縮することができる。
のバイトラ格納するメモリ回路をアクセスしてもワード
の全データを内部バスに出力してパリティチェックを行
なうため、メモリの自由度を高めることができる。捷た
、ワードを全て書き換えなくてもパリティメモリのパリ
ティデータが最近の値に更新されるため、処理時間を短
縮することができる。
第１図は本発明によるパリティ−チェック方式を用いた
メモリ装置の一実施例を説明するための図である。 １及び１４・・・外部アドレスバス、２・・・アドレス
ラッチ回路、６・・・内部アドレスバス、４及び５・・
・メモリ回路、６及び７・・・パリティ生成回路、９及
び１０・・・内部データバス、１１及び１２・・・双方
向バッファ、１５・・・パリティ生成ゲート、１５・・
・−数構出回路、１６・・・パリティチェック結果ラッ
チ回路、１７・・・パリティメモリ。 代理人 弁理士 秋 本 正 実
メモリ装置の一実施例を説明するための図である。 １及び１４・・・外部アドレスバス、２・・・アドレス
ラッチ回路、６・・・内部アドレスバス、４及び５・・
・メモリ回路、６及び７・・・パリティ生成回路、９及
び１０・・・内部データバス、１１及び１２・・・双方
向バッファ、１５・・・パリティ生成ゲート、１５・・
・−数構出回路、１６・・・パリティチェック結果ラッ
チ回路、１７・・・パリティメモリ。 代理人 弁理士 秋 本 正 実
Claims (1)
- 一つのワードが複数のメモリ回路に記録されるメモリ装
置のパリティチェック方式において、一方のメモリ回路
がアクセスされた場合に他方のメモリ回路を読み出し状
態に保持１．、一方及び他方のメモリ回路から読み出さ
れた１つのワード単位でパリティチェックを行なうこと
ｔ ％ Ｐとするパリティ・チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159489A JPS5952499A (ja) | 1982-09-16 | 1982-09-16 | パリテイ・チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159489A JPS5952499A (ja) | 1982-09-16 | 1982-09-16 | パリテイ・チエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952499A true JPS5952499A (ja) | 1984-03-27 |
Family
ID=15694882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57159489A Pending JPS5952499A (ja) | 1982-09-16 | 1982-09-16 | パリテイ・チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108351841A (zh) * | 2015-12-31 | 2018-07-31 | 德州仪器公司 | 保护信号处理系统中的数据存储器 |
-
1982
- 1982-09-16 JP JP57159489A patent/JPS5952499A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108351841A (zh) * | 2015-12-31 | 2018-07-31 | 德州仪器公司 | 保护信号处理系统中的数据存储器 |
| CN108351841B (zh) * | 2015-12-31 | 2022-12-13 | 德州仪器公司 | 保护信号处理系统中的数据存储器 |
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