JPS63211047A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS63211047A JPS63211047A JP62042528A JP4252887A JPS63211047A JP S63211047 A JPS63211047 A JP S63211047A JP 62042528 A JP62042528 A JP 62042528A JP 4252887 A JP4252887 A JP 4252887A JP S63211047 A JPS63211047 A JP S63211047A
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- Japan
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- circuit
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に係シ、特に、記憶空間内で不良が発
生した場合のダウン回避に好適な記憶装置に関する。
生した場合のダウン回避に好適な記憶装置に関する。
従来の記憶装置は、特開昭６０−１３６０９３号公報や
日経エレクトロニクス１９８１，８．１７号１６５頁「
ハミング符号を利用した小型コンピュータ用メモリー・
ボード」Ｋ記載されているように１誤シ検出回路が誤シ
を検出すると、訂正回路が１ビツトエツーのみを訂正し
たシ、もしくは特開昭５３−１０２２８号公報に記載さ
れているように％Ｉ！！シが検出されると、行または列
の置換が可能であってもヒユーズ断によシアドレス置換
を行ない欠陥のある行または列を動作不能としている。
日経エレクトロニクス１９８１，８．１７号１６５頁「
ハミング符号を利用した小型コンピュータ用メモリー・
ボード」Ｋ記載されているように１誤シ検出回路が誤シ
を検出すると、訂正回路が１ビツトエツーのみを訂正し
たシ、もしくは特開昭５３−１０２２８号公報に記載さ
れているように％Ｉ！！シが検出されると、行または列
の置換が可能であってもヒユーズ断によシアドレス置換
を行ない欠陥のある行または列を動作不能としている。
上記従来技術では、１とットエラーが生じた際！ＩＣ％
それが固定的な不良でなくともアドレス置換が行なわれ
、置換後に再び書き込み動作を行なわねばならないとい
う間暉がある。
それが固定的な不良でなくともアドレス置換が行なわれ
、置換後に再び書き込み動作を行なわねばならないとい
う間暉がある。
本発明の目的は、１ビツトエラーが生じた際にそれが固
定的な不良の場合のみにアドレス置換を自動的に行う記
憶装置を提供するととにある。
定的な不良の場合のみにアドレス置換を自動的に行う記
憶装置を提供するととにある。
上記目的は、記憶装置内に不良救済用の記憶空間、及び
アドレス変換装置を設け、あるアドレスに１ピツト不良
が生じた場合には１次の書込サイクル時に主記憶空間と
不良救済用の記憶空間の両方に同一データを書き込み、
主記憶空間内同一アドレスで再び一ビツト不良が検出さ
れた場合のみアドレス変換を登録することによシ達成さ
れる。
アドレス変換装置を設け、あるアドレスに１ピツト不良
が生じた場合には１次の書込サイクル時に主記憶空間と
不良救済用の記憶空間の両方に同一データを書き込み、
主記憶空間内同一アドレスで再び一ビツト不良が検出さ
れた場合のみアドレス変換を登録することによシ達成さ
れる。
１ビツトエラーが生じた場合に１主記憶中間と不良救済
用記憶空間に同一データを書込む。次の読出しサイクル
において、主記憶空間内にエラーが生じなければ、先の
１ビプトエラーは固定不良ではないと判断する。そして
、不良救済用記憶空間は次のアドレスに不良が生じた場
合に上書きされる。逆に、エラーが生じた場合に社、主
記憶空間内の該当アドレスは次のサイクルからアクセス
されず、不良救済用記憶空間内にアドレス置換を行う。
用記憶空間に同一データを書込む。次の読出しサイクル
において、主記憶空間内にエラーが生じなければ、先の
１ビプトエラーは固定不良ではないと判断する。そして
、不良救済用記憶空間は次のアドレスに不良が生じた場
合に上書きされる。逆に、エラーが生じた場合に社、主
記憶空間内の該当アドレスは次のサイクルからアクセス
されず、不良救済用記憶空間内にアドレス置換を行う。
このような方法によって固定的な不良の発生時のみアド
レス置換を行い、置換後に再書込みサイクルの不要な記
憶装置を構成可能となる。
レス置換を行い、置換後に再書込みサイクルの不要な記
憶装置を構成可能となる。
以下、本発明の一実施例を第１図から第３図によシ説明
する。
する。
第１図は、本発明の一実施例に係る記憶装置のブロック
構成図である。第１図において、１はアドレス変換装置
、２は主記憶空間、５は不良救済用の副記憶空間、４は
エラー訂正回路、５は制御回路である。この記憶装置の
動作を第２図の７０−チャートに従って説明する。
構成図である。第１図において、１はアドレス変換装置
、２は主記憶空間、５は不良救済用の副記憶空間、４は
エラー訂正回路、５は制御回路である。この記憶装置の
動作を第２図の７０−チャートに従って説明する。
先ず、主記憶空間２に不良がない場合について説明する
。リード（ＲＥＡＤ ）動作において、外部から入力さ
れたアドレスＡＤに対応するデータＤＯは主記憶空間２
から読み出され、エラー訂正回路４に入力される。ここ
でデータＤｏ内のエラーが１ビツト以外の場合は従来例
と同様に処理される。
。リード（ＲＥＡＤ ）動作において、外部から入力さ
れたアドレスＡＤに対応するデータＤＯは主記憶空間２
から読み出され、エラー訂正回路４に入力される。ここ
でデータＤｏ内のエラーが１ビツト以外の場合は従来例
と同様に処理される。
この処理は本発明の要点ではないため説明を省略する。
データＤＯが１ビツトエラーを含む場合には、エラー訂
正回路４によシェラ−を修正し修正後のデータＤＣＯを
外部に出力すると共に、１ビツト工ラー検出信号ＭＲを
制御回路５に出力する。
正回路４によシェラ−を修正し修正後のデータＤＣＯを
外部に出力すると共に、１ビツト工ラー検出信号ＭＲを
制御回路５に出力する。
制御回路４から出力された制御信号ＣＮ〒によυ、アド
レス変換装置１は不良救済用の記憶空間３内の後述する
アドレスＢ１を入力アドレスＡＤ ｆｔｃＨＥｈさせる
様に登録する。又、制御信号ＣＭ！Ｉｌｃよシ主記憶空
間２中のアドレス出力部（図示省略）％及び副記憶空間
３中の８１部（図示省略）に、修正後のデータＤＣ１（
−ＤＣＯ）を書き込み、ＡＤ部のデータＤＯを再読み出
しする。この時データＤＯＫエラーがなければ、前回の
１ビツトエラーは間不良であったと判断し、ＡＤ部から
８１部へのアドレス変換は行なわず、アドレス変換装置
１中に登録したＡＤ部を消去する。エラーが生じた場合
には、アドレスＡＤは固定不良と判断して、その部分を
すべて記憶空間５中のアドレスＢｉに置き換え、亀の値
を１インクリメントする。ライト（ＷＲ■１）動作時に
も、ＡＤ部のアドレスが指定された場合は入力データＤ
１は記憶空間３中の８１部に書込まれる。これによシ１
通常アクセスされる記憶空間を、不良を含まない状態に
保つことができる。
レス変換装置１は不良救済用の記憶空間３内の後述する
アドレスＢ１を入力アドレスＡＤ ｆｔｃＨＥｈさせる
様に登録する。又、制御信号ＣＭ！Ｉｌｃよシ主記憶空
間２中のアドレス出力部（図示省略）％及び副記憶空間
３中の８１部（図示省略）に、修正後のデータＤＣ１（
−ＤＣＯ）を書き込み、ＡＤ部のデータＤＯを再読み出
しする。この時データＤＯＫエラーがなければ、前回の
１ビツトエラーは間不良であったと判断し、ＡＤ部から
８１部へのアドレス変換は行なわず、アドレス変換装置
１中に登録したＡＤ部を消去する。エラーが生じた場合
には、アドレスＡＤは固定不良と判断して、その部分を
すべて記憶空間５中のアドレスＢｉに置き換え、亀の値
を１インクリメントする。ライト（ＷＲ■１）動作時に
も、ＡＤ部のアドレスが指定された場合は入力データＤ
１は記憶空間３中の８１部に書込まれる。これによシ１
通常アクセスされる記憶空間を、不良を含まない状態に
保つことができる。
よって、次に１ビツト不良が発生した場合でも、記憶装
置がダウンすることを回避できる。
置がダウンすることを回避できる。
第５図はアドレス変換装置のブロック構成図である。本
実施例のアドレス変換装置は、カウンタ制御回路６と、
登録アドレスカウンタ７と、変換アドレス用メモリ８と
、アドレス発生回路９と、アンド回路１０と、アドレス
選択回路１１から成る。
実施例のアドレス変換装置は、カウンタ制御回路６と、
登録アドレスカウンタ７と、変換アドレス用メモリ８と
、アドレス発生回路９と、アンド回路１０と、アドレス
選択回路１１から成る。
アドレスＡＤが入力されると、カウンタ制御回路６は、
登録アドレスカウ／り７を初期値１から、登録されてい
る変換用アドレス数の値だけ、順次インクリメントさせ
、変換用アドレスメモリ８から登録されているアドレス
ＡＤＭｔ読み出す。そして、アンド回路１０で入力アド
レスＡＤと登録アドレスＡＤＭを比較し、一致していれ
ばアドレス選択回路１１はアドレス発生回路９からの出
力Ｂ１を、アドレス出力ＣＡＤとして選択する。又、カ
ウンタ７の値が登録されているアドレス数分だけ進んで
も一致しない場合は、アドレス選択回路１１は入力アド
レスＡＤ１ｋＣＡＤとして選択し、変換アドレス用メモ
リ８のカウンタ７の値＋１−Ｏ部分に、ＡＤ部値をとシ
込む。リード動作時に指定された記憶空間に固定不良が
あれば、カウンタ制御回路６はカウンタ７の値を１つ増
加させ、アドレスＡＤはメモリ８内に保持される。又、
固定不良がない場合は、カウンタ７の値がそ０ｉまのた
め、次にアクセスされた場合に上書きされ、保持されな
いととくなる。
登録アドレスカウ／り７を初期値１から、登録されてい
る変換用アドレス数の値だけ、順次インクリメントさせ
、変換用アドレスメモリ８から登録されているアドレス
ＡＤＭｔ読み出す。そして、アンド回路１０で入力アド
レスＡＤと登録アドレスＡＤＭを比較し、一致していれ
ばアドレス選択回路１１はアドレス発生回路９からの出
力Ｂ１を、アドレス出力ＣＡＤとして選択する。又、カ
ウンタ７の値が登録されているアドレス数分だけ進んで
も一致しない場合は、アドレス選択回路１１は入力アド
レスＡＤ１ｋＣＡＤとして選択し、変換アドレス用メモ
リ８のカウンタ７の値＋１−Ｏ部分に、ＡＤ部値をとシ
込む。リード動作時に指定された記憶空間に固定不良が
あれば、カウンタ制御回路６はカウンタ７の値を１つ増
加させ、アドレスＡＤはメモリ８内に保持される。又、
固定不良がない場合は、カウンタ７の値がそ０ｉまのた
め、次にアクセスされた場合に上書きされ、保持されな
いととくなる。
本実施例で用いた変換アドレス用メモリ８は・変換させ
るアドレス数ワード、アドレス線本数分のビットをもつ
メモリであシ、アドレス発生回路９は変換させるアドレ
ス数ワード、変換後のアドレス本数ビットのメモリで構
成できる・又・カウンタ７、アンド回路１０．アドレス
選択回路１１は標準的な論理回路で構成でき、カウンタ
制御回路６はパルス発生回路、及び論理回路で容易に実
現できる。又、エラー訂正回路等は現在使用されている
回路をそのまま流用可能である。
るアドレス数ワード、アドレス線本数分のビットをもつ
メモリであシ、アドレス発生回路９は変換させるアドレ
ス数ワード、変換後のアドレス本数ビットのメモリで構
成できる・又・カウンタ７、アンド回路１０．アドレス
選択回路１１は標準的な論理回路で構成でき、カウンタ
制御回路６はパルス発生回路、及び論理回路で容易に実
現できる。又、エラー訂正回路等は現在使用されている
回路をそのまま流用可能である。
本発明によれば、アクセスされる記憶空間には常に不良
を含んでいないため、ビット不良によるダウン回避可能
な記憶装置を構成することができる。
を含んでいないため、ビット不良によるダウン回避可能
な記憶装置を構成することができる。
第１図は本発明の一実施例に係る記憶装置のブロック構
成図、第２図は動作フローチャート、第３図は第１図に
示すアドレス変換装置のブロック構成図である。 １・・・アドレス変換装置 ２・・・主記憶空間 ５・・・不良救済用記憶空間 ４・・・エラー訂正回路 ５・・・制御回路 ６・・・カウンタ制御回路 ７・・・登録アドレス数ワード ８・・・変換アドレス用メモリ ９・・・アドレス発生回路 １０・・・アンド回路 １１・・・アドレス選択回路。 第 １ 図 第Ｚ図
成図、第２図は動作フローチャート、第３図は第１図に
示すアドレス変換装置のブロック構成図である。 １・・・アドレス変換装置 ２・・・主記憶空間 ５・・・不良救済用記憶空間 ４・・・エラー訂正回路 ５・・・制御回路 ６・・・カウンタ制御回路 ７・・・登録アドレス数ワード ８・・・変換アドレス用メモリ ９・・・アドレス発生回路 １０・・・アンド回路 １１・・・アドレス選択回路。 第 １ 図 第Ｚ図
Claims (1)
- １、主記憶空間の他に不良救済用の副記憶空間を備える
と共に、主記憶空間に不良が生じたとき該主記憶空間を
前記副記憶空間に置換するアドレス変換装置を備える記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042528A JPS63211047A (ja) | 1987-02-27 | 1987-02-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042528A JPS63211047A (ja) | 1987-02-27 | 1987-02-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211047A true JPS63211047A (ja) | 1988-09-01 |
Family
ID=12638576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042528A Pending JPS63211047A (ja) | 1987-02-27 | 1987-02-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211047A (ja) |
-
1987
- 1987-02-27 JP JP62042528A patent/JPS63211047A/ja active Pending
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