JPS5952701U - 単投双極形半導体スイツチ - Google Patents
単投双極形半導体スイツチInfo
- Publication number
- JPS5952701U JPS5952701U JP14780582U JP14780582U JPS5952701U JP S5952701 U JPS5952701 U JP S5952701U JP 14780582 U JP14780582 U JP 14780582U JP 14780582 U JP14780582 U JP 14780582U JP S5952701 U JPS5952701 U JP S5952701U
- Authority
- JP
- Japan
- Prior art keywords
- line
- fet
- sub
- semiconductor switch
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は従来の単投双極形半導体スイッチの構成を示す
斜視図、第２図は一般的なＦＥＴの説明に用いるＦＥＴ
の静特性を示す図、第３図ａ、 ｂは一般的なマイク
ロストリップ線路から成る９０度コーナの説明に用いる
図で同図ａは不整合なコーナを示す図、同図すは整合さ
れたコーナを示す −図、第４図はこの考案の一実
施例による単投双極形半導体スイッチの構成を示す平面
図である。 図中、１は半導体基板、２は地導体、３は主線路、４ａ
、 ４ｂは第１及び第２の副線路、５はＦＥＴ１６はド
レイン電極、７ａ、 ７ｂは第１及び第２のソニス電
極、８ａ、 ８ｂは第１及び第２のゲート電極、９ａ、
９ｂはバイアス回路、１０は特性曲線、１１は特性曲線
、１２ａ、 １２ｂハ９０度コーナの内部導体パター
ン、１３はカット面である。なお、薗中同−あるいは相
当部分には同一符号を付して示しである。 −一汗・ − １＼−＼ −（傳〔コ
斜視図、第２図は一般的なＦＥＴの説明に用いるＦＥＴ
の静特性を示す図、第３図ａ、 ｂは一般的なマイク
ロストリップ線路から成る９０度コーナの説明に用いる
図で同図ａは不整合なコーナを示す図、同図すは整合さ
れたコーナを示す −図、第４図はこの考案の一実
施例による単投双極形半導体スイッチの構成を示す平面
図である。 図中、１は半導体基板、２は地導体、３は主線路、４ａ
、 ４ｂは第１及び第２の副線路、５はＦＥＴ１６はド
レイン電極、７ａ、 ７ｂは第１及び第２のソニス電
極、８ａ、 ８ｂは第１及び第２のゲート電極、９ａ、
９ｂはバイアス回路、１０は特性曲線、１１は特性曲線
、１２ａ、 １２ｂハ９０度コーナの内部導体パター
ン、１３はカット面である。なお、薗中同−あるいは相
当部分には同一符号を付して示しである。 −一汗・ − １＼−＼ −（傳〔コ
Claims (1)
- 半導体基板′に構成したＦＥＴと、上記半導体基板に構
成したマイクロストリップ線路とを接続して成る単投双
極形半導体スイッチにおいて、上記マイクロストリップ
線路から成る主線路、第１副線路及び第２の副線路の先
端を二等辺と成るテーパに形成し、上記主線路のテーパ
部と上記第１及び第２の副線路の片側テーパ部を、上記
主線路と上記第１及び第２の副線路とがそれぞれ直交す
るように、隣接して配置し、上記主線路と上記第１及び
第２の副線路との隣接部をインタディジタル構成とし、
上記インタディジタル部の上記主線路を上記ＦＥＴのド
レイン電極とし、同じくインタディジタル部の上記第１
及び第２の副線路をそれぞれ上記ＦＥＴの第１及び第２
のソース電極とし、さらに上記ＦＥＴのドレイン電極と
第１のソース電極の間に第１のゲート電極を折り曲げ構
造で形成し、同じ（ＦＥＴのドレイン電極と第２のソー
ス電極の間に第２のゲート電極を折り曲げ構造で形成し
、上記ＦＥＴの第１及び第２のゲート電極にはそれぞれ
バイアス電圧を印加する手段を具備した事を特徴とする
単投双極形半導体スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14780582U JPS5952701U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14780582U JPS5952701U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952701U true JPS5952701U (ja) | 1984-04-06 |
| JPS635282Y2 JPS635282Y2 (ja) | 1988-02-13 |
Family
ID=30328580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14780582U Granted JPS5952701U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952701U (ja) |
-
1982
- 1982-09-29 JP JP14780582U patent/JPS5952701U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS635282Y2 (ja) | 1988-02-13 |
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