JPS635282Y2 - - Google Patents
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- JPS635282Y2 JPS635282Y2 JP14780582U JP14780582U JPS635282Y2 JP S635282 Y2 JPS635282 Y2 JP S635282Y2 JP 14780582 U JP14780582 U JP 14780582U JP 14780582 U JP14780582 U JP 14780582U JP S635282 Y2 JPS635282 Y2 JP S635282Y2
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- Japan
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- fet
- line
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- Expired
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- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 5
- 238000011144 upstream manufacturing Methods 0.000 claims 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 101150079361 fet5 gene Proteins 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Waveguides (AREA)
- Junction Field-Effect Transistors (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【考案の詳細な説明】
この考案は半導体基板に構成したFETを用い
てマイクロ波を制御する単投双極形半導体スイツ
チの高性能化に関するものである。
てマイクロ波を制御する単投双極形半導体スイツ
チの高性能化に関するものである。
第１図は従来の単投双極形半導体スイツチの構
成の一例を斜視図で示す。
成の一例を斜視図で示す。
図中、１は半導体基板、２は地導体、３は地導
体２と共に構成されるマイクロストリツプ線路か
ら成る主線路、４ａは同じくマイクロストリツプ
線路による第１の副線路、４ｂは同じくマイクロ
ストリツプ線路による第２の副線路、５はFET、
６はFET５のドレイン電極、７ａは同じくFET
５の第１のソース電極、７ｂは同じくFET５の
第２のソース電極、８ａは同じくFET５の第１
のゲート電極、８ｂは同じくFET５の第２のゲ
ート電極、９ａ，９ｂはそれぞれ第１のゲート電
極８ａ、第２のゲート電極８ｂにバイアス電圧を
印加するためのマイクロストリツプ線路から成る
バイアス回路である。
体２と共に構成されるマイクロストリツプ線路か
ら成る主線路、４ａは同じくマイクロストリツプ
線路による第１の副線路、４ｂは同じくマイクロ
ストリツプ線路による第２の副線路、５はFET、
６はFET５のドレイン電極、７ａは同じくFET
５の第１のソース電極、７ｂは同じくFET５の
第２のソース電極、８ａは同じくFET５の第１
のゲート電極、８ｂは同じくFET５の第２のゲ
ート電極、９ａ，９ｂはそれぞれ第１のゲート電
極８ａ、第２のゲート電極８ｂにバイアス電圧を
印加するためのマイクロストリツプ線路から成る
バイアス回路である。
従来の単投双極形半導体スイツチは、主線路３
と第１及び第２の副線路４ａ，４ｂとは直角の関
係に配置され、FET５のドレイン電極６は主線
路３に、又第１のソース電極７ａ及び第２のソー
ス電極７ｂはそれぞれ第１の副線路４ａ及び第２
の副線路４ｂに接続され、FET５のドレイン電
極６と第１のソース電極７ａ間及びドレイン電極
６と第２のソース電極７ｂ間はそれぞれインタデ
イジタル構造を成し、このインタデイジタル構造
内にそれぞれ折り曲げ構造の第１及び第２のゲー
ト電極８ａ，８ｂを形成している。
と第１及び第２の副線路４ａ，４ｂとは直角の関
係に配置され、FET５のドレイン電極６は主線
路３に、又第１のソース電極７ａ及び第２のソー
ス電極７ｂはそれぞれ第１の副線路４ａ及び第２
の副線路４ｂに接続され、FET５のドレイン電
極６と第１のソース電極７ａ間及びドレイン電極
６と第２のソース電極７ｂ間はそれぞれインタデ
イジタル構造を成し、このインタデイジタル構造
内にそれぞれ折り曲げ構造の第１及び第２のゲー
ト電極８ａ，８ｂを形成している。
この場合、FET５における第１のソース電極
７ａの凹部底辺と、同じく第２のソース電極７ｂ
の凹部底辺とは平行関係を保ち形成されていた。
７ａの凹部底辺と、同じく第２のソース電極７ｂ
の凹部底辺とは平行関係を保ち形成されていた。
第２図は一般的なFETの特性説明に用いる図
で、ゲート電極のバイアス電圧を変えた時のソー
ス電極とドレイン電極間の電圧・電流特性であ
る。図中、１０，１１はそれぞれゲート電極のバ
イアス電圧を零、ピンチオフ状態とした時の特性
曲線である。
で、ゲート電極のバイアス電圧を変えた時のソー
ス電極とドレイン電極間の電圧・電流特性であ
る。図中、１０，１１はそれぞれゲート電極のバ
イアス電圧を零、ピンチオフ状態とした時の特性
曲線である。
説明の都合上、ここではソース電極とドレイン
電極との間の電圧をVDS、電流をIDSとする。
電極との間の電圧をVDS、電流をIDSとする。
この時、ソース電極とドレイン電極との間の抵
抗RDSは、RDS＝VDS／IDSで示される。
抗RDSは、RDS＝VDS／IDSで示される。
第３図ａ，ｂは一般的なマイクロストリツプ線
路から成る90度コーナ部の説明に用いる図で、ａ
は不整合なコーナ、ｂは整合されたコーナであ
る。図中１２ａ，１２ｂはそれぞれ、不整合なコ
ーナ、整合されたコーナの内部導体パターンを示
し、１３はカツト部を示す。
路から成る90度コーナ部の説明に用いる図で、ａ
は不整合なコーナ、ｂは整合されたコーナであ
る。図中１２ａ，１２ｂはそれぞれ、不整合なコ
ーナ、整合されたコーナの内部導体パターンを示
し、１３はカツト部を示す。
以下、これらの図を用いて従来の単投双極形半
導体スイツチについて説明する。
導体スイツチについて説明する。
今、主線路３にマイクロ波を印加した場合を考
える。第１のゲート電極８ａにバイアス回路９ａ
を介して零電圧を印加し、第２のゲート電極８ｂ
にバイアス回路９ｂを介してピンチオフ電圧を印
加すると、第２図から判るように、第１のソース
電極７ａとドレイン電極６間の抵抗は小さな値を
示し、第２のソース電極７ｂとドレイン電極６間
の抵抗は大きな値を示す。このため、主線路３か
らのマイクロ波は第１の副線路４ａに伝わる。
える。第１のゲート電極８ａにバイアス回路９ａ
を介して零電圧を印加し、第２のゲート電極８ｂ
にバイアス回路９ｂを介してピンチオフ電圧を印
加すると、第２図から判るように、第１のソース
電極７ａとドレイン電極６間の抵抗は小さな値を
示し、第２のソース電極７ｂとドレイン電極６間
の抵抗は大きな値を示す。このため、主線路３か
らのマイクロ波は第１の副線路４ａに伝わる。
一方、第１のゲート電極８ａと第２のゲート電
極８ｂのバイアス電圧条件を逆にすると、同様に
主線路３からのマイクロ波は第２の副線路４ｂに
伝わる。
極８ｂのバイアス電圧条件を逆にすると、同様に
主線路３からのマイクロ波は第２の副線路４ｂに
伝わる。
このように、第１、第２のゲート電極８ａ，８
ｂへのバイアス電圧を変えることにより、単投双
極形半導体スイツチが実現出来ている。
ｂへのバイアス電圧を変えることにより、単投双
極形半導体スイツチが実現出来ている。
しかし、一例として主線路３から第１の副線路
４ａにマイクロ波が伝わる状態をとりあげ考えて
みると、第２の副線路４ｂ側のドレイン電極６が
影響し、単投双極形半導体スイツチの整合特性に
劣化がみられる。
４ａにマイクロ波が伝わる状態をとりあげ考えて
みると、第２の副線路４ｂ側のドレイン電極６が
影響し、単投双極形半導体スイツチの整合特性に
劣化がみられる。
これは、ドレイン電極６の凸部が一般には非常
に数多く並べられており、FET５部が第３図ａ
の不整合なコーナと同一の働きをするためであ
る。
に数多く並べられており、FET５部が第３図ａ
の不整合なコーナと同一の働きをするためであ
る。
このように、単投双極形半導体スイツチでは、
FET５の形状の影響で、整合特性が劣化し問題
と成つていた。
FET５の形状の影響で、整合特性が劣化し問題
と成つていた。
この考案は、上記問題を解決するため、FET
の装荷形状を変え、FET５の形状の影響による
単投双極形半導体スイツチの整合特性劣化を無く
すことを目的としたものである。
の装荷形状を変え、FET５の形状の影響による
単投双極形半導体スイツチの整合特性劣化を無く
すことを目的としたものである。
第４図は、この考案の実施例における単投双極
形半導体スイツチの構成を平面図で示す。
形半導体スイツチの構成を平面図で示す。
この考案による単投双極形半導体スイツチは、
主線路３、第１の副線路４ａ、第２の副線路４ｂ
の先端が二等辺と成るテーパとし、主線路３のテ
ーパ部と第１及び第２の副線路４ａ，４ｂの片側
テーパ部を、主線路３と第１及び第２の副線路４
ａ，４ｂとがそれぞれ直交するように、隣接して
配置し、これら隣接部をインタデイジタル構成に
している。
主線路３、第１の副線路４ａ、第２の副線路４ｂ
の先端が二等辺と成るテーパとし、主線路３のテ
ーパ部と第１及び第２の副線路４ａ，４ｂの片側
テーパ部を、主線路３と第１及び第２の副線路４
ａ，４ｂとがそれぞれ直交するように、隣接して
配置し、これら隣接部をインタデイジタル構成に
している。
又、主線路３のインタデイジタル部をFET５
のドレイン電極６とし、第１の副線路４ａのイン
タデイジタル部をFET５の第１のソース電極７
ａとし、第２の副線路４ｂのインタデイジタル部
をFET５の第２のソース電極７ｂとしている。
のドレイン電極６とし、第１の副線路４ａのイン
タデイジタル部をFET５の第１のソース電極７
ａとし、第２の副線路４ｂのインタデイジタル部
をFET５の第２のソース電極７ｂとしている。
さらに、FET５のドレイン電極６と第１のソ
ース電極７ａの間に折り曲げ構造で第１のゲート
電極８ａを形成し、FET５のドレイン電極６と
第２のソース電極７ｂの間に折り曲げ構造で第２
のゲート電極８ｂを形成している。
ース電極７ａの間に折り曲げ構造で第１のゲート
電極８ａを形成し、FET５のドレイン電極６と
第２のソース電極７ｂの間に折り曲げ構造で第２
のゲート電極８ｂを形成している。
以下、これらの図を用いて、この考案による単
投双極形半導体スイツチについて説明する。
投双極形半導体スイツチについて説明する。
なお、この考案による単投双極形半導体スイツ
チの基本動作（第１及び第２のゲート電極８ａ，
８ｂのバイアス電圧条件に対するマイクロ波の伝
わり方）は従来の単投双極形半導体スイツチと同
じであるため、説明を省略する。
チの基本動作（第１及び第２のゲート電極８ａ，
８ｂのバイアス電圧条件に対するマイクロ波の伝
わり方）は従来の単投双極形半導体スイツチと同
じであるため、説明を省略する。
この考案による単投双極形半導体スイツチで
は、一例として主線路３から第１の副線路４ａに
マイクロ波が伝わる状態をとりあげ考えてみる
と、第１の副線路４ａにおけるFET５の一部を
成さないテーパ部と、第２の副線路４ｂにおける
FET５の一部を成すテーパ部とが第３図ｂのカ
ツト面１３と同一機能を成し、整合特性が改善さ
れている。
は、一例として主線路３から第１の副線路４ａに
マイクロ波が伝わる状態をとりあげ考えてみる
と、第１の副線路４ａにおけるFET５の一部を
成さないテーパ部と、第２の副線路４ｂにおける
FET５の一部を成すテーパ部とが第３図ｂのカ
ツト面１３と同一機能を成し、整合特性が改善さ
れている。
これは、主線路３、第１の副線路４ａ及び第２
の副線路４ｂの先端が二等辺と成るテーパとし、
主線路３のテーパ部と第１及び第２の副線の片側
テーパ部を隣接して配置し、これら隣接部に
FET５を形成しているため、マイクロ波が第１
あるいは第２の副線路４ａ，４ｂに伝わる状態で
は第３図ｂの整合コーナに非常に近い働きをして
いるからである。
の副線路４ｂの先端が二等辺と成るテーパとし、
主線路３のテーパ部と第１及び第２の副線の片側
テーパ部を隣接して配置し、これら隣接部に
FET５を形成しているため、マイクロ波が第１
あるいは第２の副線路４ａ，４ｂに伝わる状態で
は第３図ｂの整合コーナに非常に近い働きをして
いるからである。
このように、この考案による単投双極形半導体
スイツチでは、主線路３と第１及び第２の副線路
４ａ，４ｂの交わり部に装着したFET５の装着
形状及び交わり部の形状を変えることにより、整
合特性を改善している。
スイツチでは、主線路３と第１及び第２の副線路
４ａ，４ｂの交わり部に装着したFET５の装着
形状及び交わり部の形状を変えることにより、整
合特性を改善している。
なお、以上は単投双極形半導体スイツチについ
て説明したが、この考案はこれに限らず、スイツ
チドライン形半導体移相器に用いても良い。
て説明したが、この考案はこれに限らず、スイツ
チドライン形半導体移相器に用いても良い。
以上のように、この考案に係る単投双極形半導
体スイツチでは、FETの装荷形状を変えること
により、FET装荷部の整合が出来るため、特性
の改善に効果がある。
体スイツチでは、FETの装荷形状を変えること
により、FET装荷部の整合が出来るため、特性
の改善に効果がある。
第１図は従来の単投双極形半導体スイツチの構
成を示す斜視図、第２図は一般的なFETの説明
に用いるFETの静特性を示す図、第３図ａ，ｂ
は一般的なマイクロストリツプ線路から成る90度
コーナの説明に用いる図で同図ａは不整合なコー
ナを示す図、同図ｂは整合されたコーナを示す
図、第４図はこの考案の一実施例による単投双極
形半導体スイツチの構成を示す平面図である。 図中、１は半導体基板、２は地導体、３は主線
路、４ａ，４ｂは第１及び第２の副線路、５は
FET、６はドレイン電極、７ａ，７ｂは第１及
び第２のソース電極、８ａ，８ｂは第１及び第２
のゲート電極、９ａ，９ｂはバイアス回路、１０
は特性曲線、１１は特性曲線、１２ａ，１２ｂは
90度コーナの内部導体パターン、１３はカツト面
である。なお、図中同一あるいは相当部分には同
一符号を付して示してある。
成を示す斜視図、第２図は一般的なFETの説明
に用いるFETの静特性を示す図、第３図ａ，ｂ
は一般的なマイクロストリツプ線路から成る90度
コーナの説明に用いる図で同図ａは不整合なコー
ナを示す図、同図ｂは整合されたコーナを示す
図、第４図はこの考案の一実施例による単投双極
形半導体スイツチの構成を示す平面図である。 図中、１は半導体基板、２は地導体、３は主線
路、４ａ，４ｂは第１及び第２の副線路、５は
FET、６はドレイン電極、７ａ，７ｂは第１及
び第２のソース電極、８ａ，８ｂは第１及び第２
のゲート電極、９ａ，９ｂはバイアス回路、１０
は特性曲線、１１は特性曲線、１２ａ，１２ｂは
90度コーナの内部導体パターン、１３はカツト面
である。なお、図中同一あるいは相当部分には同
一符号を付して示してある。
Claims (1)
- 半導体基板に構成したFETと、上記半導体基
板に構成したマイクロストリツプ線路とを接続し
て成る単投双極形半導体スイツチにおいて、上記
マイクロストリツプ線路から成る主線路、第１の
副線路及び第２の副線路の先端を二等辺と成るテ
ーパに形成し、上記主線路のテーパ部と上記第１
及び第２の副線路の片側テーパ部を、上記主線路
と上記第１及び第２の副線路とがそれぞれ直交す
るように、隣接して配置し、上記主線路と上記第
１及び第２の副線路との隣接部をインタデイジタ
ル構成とし、上記インタデイジタル部の上記主線
路を上記FETのドレイン電極とし、同じくイン
タデイジタル部の上記第１及び第２の副線路をそ
れぞれ上記FETの第１及び第２のソース電極と
し、さらに上記FETのドレイン電極と第１のソ
ース電極の間に第１のゲート電極を折り曲げ構造
で形成し、同じくFETのドレイン電極と第２の
ソース電極の間に第２のゲート電極を折り曲げ構
造で形成し、上起FETの第１及び第２のゲート
電極にはそれぞれバイアス電圧を印加する手段を
具備した事を特徴とする単投双極形半導体スイツ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14780582U JPS5952701U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14780582U JPS5952701U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952701U JPS5952701U (ja) | 1984-04-06 |
| JPS635282Y2 true JPS635282Y2 (ja) | 1988-02-13 |
Family
ID=30328580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14780582U Granted JPS5952701U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952701U (ja) |
-
1982
- 1982-09-29 JP JP14780582U patent/JPS5952701U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952701U (ja) | 1984-04-06 |
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