JPS5952773A - 自動テスト装置内に於けるダイナミツク制御可能なアドレス回路 - Google Patents
自動テスト装置内に於けるダイナミツク制御可能なアドレス回路Info
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- JPS5952773A JPS5952773A JP58148862A JP14886283A JPS5952773A JP S5952773 A JPS5952773 A JP S5952773A JP 58148862 A JP58148862 A JP 58148862A JP 14886283 A JP14886283 A JP 14886283A JP S5952773 A JPS5952773 A JP S5952773A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
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- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路及びその他のコンポーネントをテス
トする為の自動テスト装置に関するものであって、更に
詳細には、コンピュータによって制御されている回路の
ハードウェアアドレスをコンピュータによって割当てる
ことを可能とする技術に関するものである。本発明は、
多数の同一のりンース（資源）が配分され、制御され、
且つ庸々同一のデータを供給されねばならない自動テス
ト装置の分野に於いて特に重要なものである。
トする為の自動テスト装置に関するものであって、更に
詳細には、コンピュータによって制御されている回路の
ハードウェアアドレスをコンピュータによって割当てる
ことを可能とする技術に関するものである。本発明は、
多数の同一のりンース（資源）が配分され、制御され、
且つ庸々同一のデータを供給されねばならない自動テス
ト装置の分野に於いて特に重要なものである。
集積回路又はその他のコンポーネントのテストを行なう
為の従来の自動テスト装置に於いては、全テスト装置を
制御している中央のホストコンピュータが多数の周辺装
置と通信を行なうことが必要となることが多い。
為の従来の自動テスト装置に於いては、全テスト装置を
制御している中央のホストコンピュータが多数の周辺装
置と通信を行なうことが必要となることが多い。
この様な周辺装置としては、ピンエレクトロニクス回路
、タイミング発生器、デジタル・アナログ変換器、及び
その他のユニットを包含するものである。従来技術に於
いては、テストシステムコンピュータが各周辺装置と通
信を行なう場合には、例えば、テーブル内の所望の周辺
装置のアドレスを探し出し、次いでアドレスされた周辺
装置へ伝達すべきデータ又は命令と共にそのアドレスを
測定することによって行なう。この様なプロセスを各々
の周辺装置について繰返し行なうものであって、同一の
データ又は命令を供給すべき周辺装置の数を考慮にいれ
るものではない。この様なシステムに於いては、同一の
情報が屡々幾つものグループの周辺装置へ伝達されるの
で、自動デス１〜装置の製造に於いて著しい欠点を与え
るものである。
、タイミング発生器、デジタル・アナログ変換器、及び
その他のユニットを包含するものである。従来技術に於
いては、テストシステムコンピュータが各周辺装置と通
信を行なう場合には、例えば、テーブル内の所望の周辺
装置のアドレスを探し出し、次いでアドレスされた周辺
装置へ伝達すべきデータ又は命令と共にそのアドレスを
測定することによって行なう。この様なプロセスを各々
の周辺装置について繰返し行なうものであって、同一の
データ又は命令を供給すべき周辺装置の数を考慮にいれ
るものではない。この様なシステムに於いては、同一の
情報が屡々幾つものグループの周辺装置へ伝達されるの
で、自動デス１〜装置の製造に於いて著しい欠点を与え
るものである。
本発明は、以上の点に鑑みなされたものであって、中央
テストシステムコンピュータがそれによって制御を行な
う種々の装置のハードウェアアドレスを割当てることの
可能な装置を提供することを目的とする。共通なデータ
又は命令を受取るべき全ての装置へ同一のアドレスを割
当てることによって、繰返しそれらの装置を逐次的にア
ドレスし同一のデータを供給することの必要性が取除か
れている。このことは、テストシステムの全体的な動作
速度を向上させるものであり、従ってテスｌ〜中のコン
ポーネントの処理能力を向上させるものである。
テストシステムコンピュータがそれによって制御を行な
う種々の装置のハードウェアアドレスを割当てることの
可能な装置を提供することを目的とする。共通なデータ
又は命令を受取るべき全ての装置へ同一のアドレスを割
当てることによって、繰返しそれらの装置を逐次的にア
ドレスし同一のデータを供給することの必要性が取除か
れている。このことは、テストシステムの全体的な動作
速度を向上させるものであり、従ってテスｌ〜中のコン
ポーネントの処理能力を向上させるものである。
好適実施形態に於いては、本発明はアドレスバス及びデ
ータバスへ接続されているダイナミック制御可能なアド
レス回路を提供するものであって、該回路が、固定アド
レスをストアする為の第ルジスタと、前記第ルジスタ内
の固定アドレスが前記アドレスバス上のアドレス情報と
一致する場合に前記データバスからアドレス情報をスト
アすべく接続されているプログラム可能（書込可能）ア
ドレスレジスタと、前記プログラム可能なアドレスレジ
スタ内のアドレス情報が前記アドレスバス上のアドレス
情報と一致する場合に前記データバスからデータ情報を
ストアすべく接続されているプログラム可能なデータレ
ジスタとを有するものである。
ータバスへ接続されているダイナミック制御可能なアド
レス回路を提供するものであって、該回路が、固定アド
レスをストアする為の第ルジスタと、前記第ルジスタ内
の固定アドレスが前記アドレスバス上のアドレス情報と
一致する場合に前記データバスからアドレス情報をスト
アすべく接続されているプログラム可能（書込可能）ア
ドレスレジスタと、前記プログラム可能なアドレスレジ
スタ内のアドレス情報が前記アドレスバス上のアドレス
情報と一致する場合に前記データバスからデータ情報を
ストアすべく接続されているプログラム可能なデータレ
ジスタとを有するものである。
以下、添付の図面を参考に本発明の具体的実施の態様に
ついて詳細に説明する。本発明の好適実施例のブロック
線図を添付の図面に示しである。
ついて詳細に説明する。本発明の好適実施例のブロック
線図を添付の図面に示しである。
図示した如く、レジスタ１０．１２及び１８を制御する
為に、論理ゲート１４及び１６と共にデータバス及びア
ドレスバスを使用している。好適実施例に於いては、こ
れらのアドレスバス及びデータバスは自動テストシステ
ムに於けるテストシステムコンピュータへその一端側を
接続されている。
為に、論理ゲート１４及び１６と共にデータバス及びア
ドレスバスを使用している。好適実施例に於いては、こ
れらのアドレスバス及びデータバスは自動テストシステ
ムに於けるテストシステムコンピュータへその一端側を
接続されている。
これらのアドレスバス及びデータバスは、通常、図面に
示した様な多数の回路へ接続されており、これら多数の
回路の各々からの情報をストアし且つ検索することが望
ましい。これら各々の回路は個別的な独自のハードウェ
アアドレスを有しており、該アドレスはレジスタ１０内
にストア即ち記憶される。そこに於けるアドレスはその
他の各々の回路に於けるアドレスとは異なっており、従
ってテストシステムコンピュータは単一のアドレスした
回路とのみ通信を行なうことが可能である。
示した様な多数の回路へ接続されており、これら多数の
回路の各々からの情報をストアし且つ検索することが望
ましい。これら各々の回路は個別的な独自のハードウェ
アアドレスを有しており、該アドレスはレジスタ１０内
にストア即ち記憶される。そこに於けるアドレスはその
他の各々の回路に於けるアドレスとは異なっており、従
ってテストシステムコンピュータは単一のアドレスした
回路とのみ通信を行なうことが可能である。
図面に示した構造のその他の部分は、テス１へシステム
コンピュータが同様の回路からなる所望のグループの各
々へ同一のアドレスを割当てることを可能とするもので
あって、図面に於いては１個のみ示しである。
コンピュータが同様の回路からなる所望のグループの各
々へ同一のアドレスを割当てることを可能とするもので
あって、図面に於いては１個のみ示しである。
異なった装置へ同一のアドレスを割当てることによって
、コンピュータは共通アドレスを有する複数個の装置の
各々へ同時的にデータを供給することが可能である。従
来のテストシステムに於いては、各ユニット即ち周辺装
置は夫々独自的なハードワイヤード同−性即ちアドレス
を割当てられていた。従って、テストシステムコンピュ
ータがその特定の装置と通信を行なう場合には、そのア
ドレスが特定されると共にそれへ伝達されるべきデータ
が特定されていた。通常、テストシステムコンピュータ
はこの様な多数の周辺装置乃至はユニットと通信を行な
うので、アドレスのテーブルが必要であった。従って、
２個以上の装置乃至はユニットがテス１へシステムコン
ピュータから共通な情報を受取る場合には、この様なユ
ニットの最初のもののアドレスが検索されデータが伝達
される。次いで、２番目のユニットのアドレスが検索さ
れデータが伝達され、以後同様の動作が繰返し行なわれ
る。添付の図面に示した構成は、この様な従来のシステ
ムに於ける欠点を除去するものであって、同一のデータ
を受取るべき全てのユニットに対しテストシステムコン
ピュータが同時的にアドレスすることが可能なものであ
る。この点について以下詳細に説明する。
、コンピュータは共通アドレスを有する複数個の装置の
各々へ同時的にデータを供給することが可能である。従
来のテストシステムに於いては、各ユニット即ち周辺装
置は夫々独自的なハードワイヤード同−性即ちアドレス
を割当てられていた。従って、テストシステムコンピュ
ータがその特定の装置と通信を行なう場合には、そのア
ドレスが特定されると共にそれへ伝達されるべきデータ
が特定されていた。通常、テストシステムコンピュータ
はこの様な多数の周辺装置乃至はユニットと通信を行な
うので、アドレスのテーブルが必要であった。従って、
２個以上の装置乃至はユニットがテス１へシステムコン
ピュータから共通な情報を受取る場合には、この様なユ
ニットの最初のもののアドレスが検索されデータが伝達
される。次いで、２番目のユニットのアドレスが検索さ
れデータが伝達され、以後同様の動作が繰返し行なわれ
る。添付の図面に示した構成は、この様な従来のシステ
ムに於ける欠点を除去するものであって、同一のデータ
を受取るべき全てのユニットに対しテストシステムコン
ピュータが同時的にアドレスすることが可能なものであ
る。この点について以下詳細に説明する。
テストシステムの動作のセットアツプ期間中、同一のデ
ータを受取るべき添付の図面に示した様なものの各ユニ
ットに対する独自的なハードワイヤードアドレスを決定
する。バス書込制御線をイネーブルさせると、この様な
ユニットの最初のもののアドレスがアドレスバスを介し
て伝達され、同一のデータを受取るべき全てのユニット
に共通な新しいアドレスがデータバス上に供給される。
ータを受取るべき添付の図面に示した様なものの各ユニ
ットに対する独自的なハードワイヤードアドレスを決定
する。バス書込制御線をイネーブルさせると、この様な
ユニットの最初のもののアドレスがアドレスバスを介し
て伝達され、同一のデータを受取るべき全てのユニット
に共通な新しいアドレスがデータバス上に供給される。
従って、論理ゲート１４はレジスタ１０から供給される
アドレス及びアドレスバス上のアドレスを受取り、デー
タバスからデータを受取る為のプログラム可能なアドレ
スレジスタ１２をグー１−１５を介してイネーブルさせ
る。このデータは同一の命令又はデータを受取るべき全
てのユニットに対して共通な新しいアドレスであって、
そのアドレスはレジスタ１２内ヘスドアされる。この動
作が共通なデータを受取る１群のユニットに於ける各ユ
ニットに対し繰返し行なわれる。
アドレス及びアドレスバス上のアドレスを受取り、デー
タバスからデータを受取る為のプログラム可能なアドレ
スレジスタ１２をグー１−１５を介してイネーブルさせ
る。このデータは同一の命令又はデータを受取るべき全
てのユニットに対して共通な新しいアドレスであって、
そのアドレスはレジスタ１２内ヘスドアされる。この動
作が共通なデータを受取る１群のユニットに於ける各ユ
ニットに対し繰返し行なわれる。
この様なユニットの各々のプログラム可能なアドレスレ
ジスタ１２が適宜ロードされた後、この新しい共通なア
ドレスはアドレスバス上に供給され、共通にアドレスさ
れたユニットの全てに対する所望のデータがデータバス
上に供給される。アドレスバス上のアドレスとプログラ
ム可能なアドレスレジスタ１２内にストアされているア
ドレスとが一致すると、論理ゲート１６がゲート１７を
介してプログラム可能なデータレジスタ１８をイネーブ
ルさゼ、データバスからのデータを受取らせる。共通な
データを受取るべき各ユニットはプログラム可能なアド
レスレジスタ１２内に於いて同一のアドレスを有してい
るので、この共通なデータはこの様なユニットの各々の
プログラム可能なデータレジスタ１８内にストアされる
。
ジスタ１２が適宜ロードされた後、この新しい共通なア
ドレスはアドレスバス上に供給され、共通にアドレスさ
れたユニットの全てに対する所望のデータがデータバス
上に供給される。アドレスバス上のアドレスとプログラ
ム可能なアドレスレジスタ１２内にストアされているア
ドレスとが一致すると、論理ゲート１６がゲート１７を
介してプログラム可能なデータレジスタ１８をイネーブ
ルさゼ、データバスからのデータを受取らせる。共通な
データを受取るべき各ユニットはプログラム可能なアド
レスレジスタ１２内に於いて同一のアドレスを有してい
るので、この共通なデータはこの様なユニットの各々の
プログラム可能なデータレジスタ１８内にストアされる
。
公知の技術を使用してデータレジスタ１８からのデータ
の読取を行なう。適宜の固定アドレスによってゲート１
４をイネーブルさせる。バス読取制御線のイネーブル動
作と共に、ゲート１４からの信号はゲート１１をイネー
ブルさせ、更に３状態バツフア２０をイネーブルさせて
レジスタ１８からのデータの読取を可能とさせる。
の読取を行なう。適宜の固定アドレスによってゲート１
４をイネーブルさせる。バス読取制御線のイネーブル動
作と共に、ゲート１４からの信号はゲート１１をイネー
ブルさせ、更に３状態バツフア２０をイネーブルさせて
レジスタ１８からのデータの読取を可能とさせる。
上述した如き利点に加えて、本発明によれば、自動テス
トシステム内に於いて改善されたリソース（資源）配分
を行なうことが可能となる。例えば、成るテスト方法が
タイミング発生器の様な共通資源として５個のユニツ［
へを必要としており、且つ最初の５個の連続したユニッ
トが使用不可能である場合に、前記最初の５個のユニッ
トと等価な使用可能な最初の５個のユニットに対しプロ
グラム可能なアドレスを割当てることが可能であり、従
って修正を行なうことなしにプログラムしたテスト方法
を実行させることが可能である。このことは、リソース
を配分する為のルックアップテーブルに関連したオーバ
ーヘッドを取除いている。
トシステム内に於いて改善されたリソース（資源）配分
を行なうことが可能となる。例えば、成るテスト方法が
タイミング発生器の様な共通資源として５個のユニツ［
へを必要としており、且つ最初の５個の連続したユニッ
トが使用不可能である場合に、前記最初の５個のユニッ
トと等価な使用可能な最初の５個のユニットに対しプロ
グラム可能なアドレスを割当てることが可能であり、従
って修正を行なうことなしにプログラムしたテスト方法
を実行させることが可能である。このことは、リソース
を配分する為のルックアップテーブルに関連したオーバ
ーヘッドを取除いている。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
添付の図面は本発明の１実施例を示したブロック線図で
ある。 （符号の説明） １０： 独特なハードワイヤードアドレス１２： プロ
グラム可能なアドレスレジスタ１８： プログラム可能
なデータレジスタ特許出願人 フェアチアイルド
カメラアンド インストルメント コーポレーション ８．１、 、−〇、焉：■、
ある。 （符号の説明） １０： 独特なハードワイヤードアドレス１２： プロ
グラム可能なアドレスレジスタ１８： プログラム可能
なデータレジスタ特許出願人 フェアチアイルド
カメラアンド インストルメント コーポレーション ８．１、 、−〇、焉：■、
Claims (1)
- 【特許請求の範囲】 １、アドレスバスとデータバスとに接続されているダイ
ナミック制御可能なアドレス回路に於いて、固定アドレ
スをストアする為の第ルジスタ手段と、前記第ルジスタ
手段内の固定アドレスが前記アドレスバス上のアドレス
情報と一致する場合に前記データバスからアドレス情報
をストアすべく接続されているプログラム可能なアドレ
スレジスタ手段と、前記プログラム可能なアドレスレジ
スタ手段内のアドレス情報が前記アドレスバス上のアド
レス情報と一致する場合に前記データバスからデータを
ストアすべく接続されているプログラム可能なデータレ
ジスタ手段とを有することを特徴とする回路。 ２、上記第１項に於いて、前記第ルジスタ手段が第１論
理ゲートの第１端子へ接続されており、且つ前記アドレ
スバスが前記第１論理ゲートの第２端子へ接続されてい
ることを特徴とする回路。 ３、上記第２項に於いて、前記第１論理ゲートからの出
力信号が前記プログラム可能なアドレスレジスタ手段を
制御することを特徴とする回路。 ４、上記第３項に於いて、前記第１論理ゲートが排他的
ＯＲゲートを有することを特徴とする回路。 ５、上記第１項に於いて、前記アドレスバスが更に第２
論理ゲートの第１端子へ接続されていることを特徴とす
る回路。 ６、上記第５項に於いて、前記第２論理ゲートの第２端
子が前記プログラム可能なアドレスレジスタ手段へ接続
されていることを特徴とする回路。 ７、上記第６項に於いて、前記第２論理ゲートの出力端
子が前記プログラム可能なデータレジスタ手段へ接続さ
れておりその動作を制御することを特徴とする特許 ８、上記第７項に於いて、前記第２論理グー１〜手段が
排他的ＯＲゲートを有することを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/408,404 US4480315A (en) | 1982-08-16 | 1982-08-16 | Dynamically controllable addressing in automatic test equipment |
| US408404 | 2003-04-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952773A true JPS5952773A (ja) | 1984-03-27 |
Family
ID=23616154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58148862A Pending JPS5952773A (ja) | 1982-08-16 | 1983-08-16 | 自動テスト装置内に於けるダイナミツク制御可能なアドレス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4480315A (ja) |
| JP (1) | JPS5952773A (ja) |
| DE (1) | DE3328996A1 (ja) |
| FR (1) | FR2531791B1 (ja) |
| GB (1) | GB2125594B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361331A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145347A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | マイクロコンピユ−タ |
| GB8432302D0 (en) * | 1984-12-20 | 1985-01-30 | Conway R | Installation for visually displaying pre-determined messages |
| US4752928A (en) * | 1985-05-06 | 1988-06-21 | Tektronix, Inc. | Transaction analyzer |
| US4856001A (en) * | 1987-05-29 | 1989-08-08 | Zehntel, Inc. | Digital in-circuit tester having channel-memory earse-preventer |
| US4862067A (en) * | 1987-06-24 | 1989-08-29 | Schlumberger Technologies, Inc. | Method and apparatus for in-circuit testing of electronic devices |
| US5321701A (en) * | 1990-12-06 | 1994-06-14 | Teradyne, Inc. | Method and apparatus for a minimal memory in-circuit digital tester |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3623013A (en) * | 1969-08-13 | 1971-11-23 | Burroughs Corp | Data processing network and improved terminal |
| US3784910A (en) * | 1972-07-13 | 1974-01-08 | Teradyne Inc | Sequential addressing network testing system |
| GB1423126A (en) * | 1973-11-07 | 1976-01-28 | Bendix Corp | Adaptive addressing systems for airbourne data systems |
| US4373181A (en) * | 1980-07-30 | 1983-02-08 | Chisholm Douglas R | Dynamic device address assignment mechanism for a data processing system |
-
1982
- 1982-08-16 US US06/408,404 patent/US4480315A/en not_active Expired - Fee Related
-
1983
- 1983-08-10 FR FR838313140A patent/FR2531791B1/fr not_active Expired
- 1983-08-11 DE DE19833328996 patent/DE3328996A1/de not_active Withdrawn
- 1983-08-15 GB GB08321906A patent/GB2125594B/en not_active Expired
- 1983-08-16 JP JP58148862A patent/JPS5952773A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361331A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3328996A1 (de) | 1984-02-16 |
| GB2125594B (en) | 1986-03-12 |
| GB2125594A (en) | 1984-03-07 |
| GB8321906D0 (en) | 1983-09-14 |
| FR2531791B1 (fr) | 1989-04-28 |
| FR2531791A1 (fr) | 1984-02-17 |
| US4480315A (en) | 1984-10-30 |
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