JPS6215899B2 - - Google Patents

Description

【発明の詳細な説明】

［技術分野］ 本発明は一般にデータ処理装置、特にデータ処
理システムのチヤネル・サブシステムの構成要素
に関する。 ［背景技術］ チヤネル・サブシステムはデータ処理システム
のありふれた部分であつて周知のものであるが、
本発明にかかわるその特徴及び用語を復習してお
く事は有用であろう。単純なシステムにおいて
は、単一の計算機関がＩ／Ｏサブシステムの資源
及び動作を直接制御する命令並びに中央処理装置
の資源のみを使用する命令から成る命令系列を実
行する。しかし本発明を使用する型のシステムで
は、中央処理装置はＩ／Ｏ動作の一部のみを実行
し、いくつかの処理装置がＩ／Ｏ動作の別々の部
分を処理する。それらの処理装置の１つはＩ／Ｏ
処理装置又はIOPと呼ばれ、さらにチヤネル処理
装置又はCPと呼ばれるいくつかの処理装置が存
在する。CPは処理装置メモリに対する実際のデ
ータ転送を処理し、それらはＩ／Ｏ装置制御装置
に送られる副指令を形成する事によつてコマンド
を実行する。IOPは中央処理装置との通信、Ｉ／
Ｏジヨブのスケジユール等の、Ｉ／Ｏ動作のうち
一般的な部分を処理する。IOPは、中央処理装置
によつて用意された制御ブロツクの受け取り及び
IOPの代りに中央処理装置によつて処理されるス
テータス条件の報告等の動作に関して中央処理装
置と通信する。 IOP及びCPは相互間でも通信を行なうが、本
発明はそれらの通信における改善を与えるもので
ある。IOPはＩ／Ｏジヨブが行なわれなければな
らない時に特定のCPに信号を送り、CPはジヨブ
が終了した時及び何らかの他の一般的な動作が
IOPによつて実行されるべき時にIOPに信号を送
る。公知の先行技術において、これらの通信は
IOPとCPとの間を走る信号配線上又はIOP及び
CPを処理装置メモリに接続している既存のデー
タ・パス上で行なわれていた。 ［発明の目的］ 本発明の目的は多数のチヤネル例えば64個のチ
ヤネルを有するデータ処理システムを提供する事
である。多数のチヤネルがあれば、処理装置メモ
リとＩ／Ｏサブシステムとの間で高いレートでデ
ータ転送が行なわれるが、本発明は処理装置メモ
リとＩ／Ｏサブシステムとの間の他のトラフイツ
ク、特にIOPとCPとの間の通信を減少させる事
を目的とする。別の観点から述べると、本発明の
システムは、メモリ・バスがIOPとCPとの間又
はCP間の通信にも用いられているようなシステ
ムよりも多くのチヤネルを取り扱えるように構成
される。本発明によれば、処理装置メモリ・バス
が完全に使用されている状態を保ちながらさらに
メモリ・バス上に負荷を加える事なくIOPとCP
との間で他のメツセージを転送できるようなバツ
フアが与えられる。 ［発明の概要］ これから説明するシステムにおいて、CPは、
CPの多数の狭いバスと中央処理装置メモリ・シ
ステムの単一の広いバスとの間に漏斗状に配列さ
れた一連のバツフア・メモリ段を経由して中央処
理装置メモリに接続される。バツフアの最上段及
びそれに付随する装置は１次データ段（PDS）と
呼ばれ、その直下の段には２次データ段（SDS）
と呼ばれる２つのユニツトが存在する。PDSは
IOPと中央処理装置メモリとの間の接続も与えて
いる。 本発明のシステムはIOPとCPとの間の通信の
ためのチヤネル通信機構（CC）を提供する。CC
中の配列は各CP毎にワード位置を有する。IOP
又はCPは、一般データ部（好ましくは３バイ
ト）、所定フイールド部（好ましくは２バイト）
及び制御情報部（好ましくは２バイト）を含む所
定形式のメツセージによつて配列にアクセスす
る。制御部はメツセージの発信元又は宛先のCP
を識別するフイールドを含む。配列は、配列の特
定のワード位置がいずれの方向のIOPと特定の
CPとの間の通信にも使えるようにCP識別フイー
ルドに従つて配列をアドレス指定するための論理
回路を含む。 またメツセージ制御フイールドは、このシステ
ムで有用ないくつかの通信オプシヨンの１つを示
すバイトも有する。配列は、これらのビツトをデ
コードし、配列を使用しない動作と共に配列に１
回以上の取り出し及び／又は記憶動作を行なつて
所定の動作を実行する論理回路を有する。配列を
使用しない動作には、チヤネルに信号を送る動
作、いくつかのビツト・テスト動作が含まれる。
これらの動作及び配列に関連する部品は以下の明
細書中に詳細に説明されている。 ［良好な実施例の説明］ ａ 序 本章のｂ節は本明細書中で使われるいくつかの
用語の用語解である。ｃ節及び第１図は良好な実
施例のシステムの一般的特徴を説明する。ｄ節及
び第２Ａ図は基本読取動作について述べ、Ｉ／Ｏ
サブシステムの構成要素間で転送される通信メツ
セージの形式を説明し、CCAの通常の構成要素
のあるものを導入する。ｅ節及び第２Ｂ図は配列
の通常の特徴の説明を終え、通常のメモリ書込動
作によく似た基本書込動作を説明する。ｆ節及び
ｇ節並びに第２Ｃ図及び第２Ｄ図は、システムの
他の構成要素について、それらがCCA内並びに
CCA及びIOP及びSDSの間でどのようにして情報
の流れを制御するかを説明する。ｈ節及びｉ節は
これらの基本動作及び関連のあるCCA動作を実
行するハードウエアについて説明する。ｊ節及び
ｋ節は１つ又はいくつかの基本動作より成る動作
について説明する。 ｂ 用語 チヤネル通信機構（CC）は、通常の記憶セル
配列及びデータのユニツトをアクセスするための
通常のアドレシング回路を含む通常のメモリを含
んでいる。このメモリはチヤネル通信機構配列
（CCA）と呼ばれる。メモリ・アクセス動作は読
取及び書込又は取り出し及び記憶と呼ばれる。メ
モリ記憶又は取り出し動作でアクセスされるデー
タのユニツトはメモリ・ワードと呼ばれる。メモ
リはCCIR及びCCOR（それぞれチヤネル通信入
力レジスタ及びチヤネル通信出力レジスタ）と呼
ばれる入力レジスタ及び出力レジスタを有する。
メモリ・ワードはその使われ方に依存して「チヤ
ネル・エントリ」又は「ベクトル」とも呼ばれ
る。チヤネル・エントリはデータ・フイールド及
び制御フイードを有する。それらの制御フイール
ドの１つは「CCAコマンド」と呼ばれる。チヤ
ネル・エントリのデータ・フイールドは、CCA
コマンドとは区別すべき「チヤネル・コマンド」
フイールドを有する。データ・フイールドの他の
内容は本発明にとつて重要ではなく、その内容を
一般的に示すために「データ」という用語が用い
られる。本発明は、CCAに送られたコマンドで
定義される。（CCA動作と呼ばれる）より複雑な
動作を行なうように組み合される（読取等の）
「基本動作」を用いて部分的に説明する。用語を
単純化するために、特定のレジスタ長及び特定の
論理変数を下記の説明で用いる。 ｃ CC及びそれに関連するシステム―第１図 CCはPDSの一部である。第１図は処理装置の
主記憶をIOP並びにSDS１及び２に接続するPDS
の構成要素を示している。IOP及びSDSもCCAを
経由する通信のためのこれらの経路を使用する。 CPのあるものはSDS１を経由してPDSに接続
される。SDS１からPDSへの信号線１２上の入力
はスイツチング回路１３を経由して、主記憶用制
御装置に至る入力バスに接続される。回路１３は
同様にSDS２からのバス１５及びIOPからのバス
１６を入力バス１４に接続する。同様にスイツチ
ング回路１７，１８及び１９は、主記憶からの出
力バス２０を、IOP並びにSDS１及びSDS２への
各出力バス２１，２２及び２３に結合するように
接続されている。 CCは入力バス１４と出力バス２１，２２及び
２３との間に接続され、入力バスの分岐２４上の
メツセージを受け取り、分岐２５からスイツチン
グ回路１７，１８及び１９を経由して出力バス２
１，２２及び２３に出力を供給する。これらのバ
スは全て同一の幅を有し、それは好ましくは８バ
イトである。但しバス２５は５バイト幅である。
CCはさらに後述する２バイト幅の付加的バス２
６を有する。 第１図で、スイツチング回路１３は漏斗状の機
能ブロツクのように描かれている。通常そうであ
るように、この機能ブロツクはANDゲート及び
ORゲートの配列によつて実現される。ANDゲー
ト配列は、単一のバスに接続されるバス１２，１
５，１６の数(3)及びバス上のビツト数（64）の寸
法を有する。バス１４の各ビツト位置毎に１つの
ORゲートが存在し、各ORゲートは対応する
ANDゲートをバス１４の信号線に接続する。こ
の型の回路は広く用いられており周知のものであ
る。 CCAは配列２８、入力レジスタ（CCIR）２９
及び出力レジスタ（CCOR）３０を含むメモリ２
７より成る。CCIR２９は入力バス２４からのメ
ツセージを受け取るように接続され、CCOR３０
は分岐２５を経由して出力バスに出力を供給する
ように接続されている。回路１３を通る接続は優
先順位システムによつて制御される。このシステ
ムはCCIR２９（又は図示していない他の回路）
へのアクセスを許諾し、アクセスを許諾した
IOP，SDS１又はSDS２を識別する情報を記憶す
る。CCAを読取るためのある動作において、こ
の記憶された識別情報が、レジスタ３０の内容を
スイツチング回路１７，１８及び１９のうち適当
なものを経由して出力するために使用される。入
力レジスタ２９の幅は前述の他のバスの幅と同じ
であり、好ましくは８バイトである。配列及びそ
の出力レジスタ３０は幅が狭く、好ましくは５バ
イトであり、出力バスの所定のバイト位置は使用
されないか又はCCA動作に関して未定義であ
る。ゲートの集合３２はCCIR又はCCORの選択
されたフイールドをCCA又はCCの他の回路に転
送する。第１図の他の回路３４〜３７については
後述する。 ｄ 基本動作―読取―第２Ａ図 ある配列ワードはチヤネル・エントリであり、
またあるものはベクトルである。第２Ａ図は
CCIR又はCCOR中のCCAメツセージの全てのバ
イトを示している。これはそれらのバイトがチヤ
ネル・エントリ上の基本読取動作において重要だ
からである。ベクトルに関するより簡単なデータ
形式はこの節の後で説明する。チヤネル・エント
リとCCAのベクトルとの間の関係は後に第４図
の説明中で述べる。 CCIRは配列及びCCORよりも３バイト長い。
CCORのバイト位置０〜４は読取り動作時に配列
のバイト位置０〜４から生じる。配列のバイト位
置０〜２は書込み動作時にCCIRのバイト位置０
〜２から生じる。配列のバイト位置３及び４は書
込み動作時にCCIRのバイト位置６及び７から生
じる。 配列及びCCORのチヤネル・エントリ・バイト
０〜４にはデータ・フイールドが存在する。
（CCIRのバイト０〜３は基本読取動作において
重要ではなく、第２Ａ図では示されていない）こ
のフイールドは、それが（本発明にとつて一般に
重要ではないが）種々の方式で特別なビツトの意
味が与えられ得る事を示すために「データ」と呼
ばれる。 配列及びCCORのバイト３及び４は、IOP及び
複数のCPの間で情報を転送するため、特にステ
ータスをIOPに転送するため又はIOPからCP
（CCORのバイト３）に命令を転送するため又は
装置アドレスをいずれかの方向に（CCORのバイ
ト４）に転送するためのデータ・フイールドとし
て使用される。（装置アドレスはサブチヤネルを
一意的に指定するために通常チヤネルIDと組み
合される） CCIRワードのバイト４は、CCAにCCA動作の
１つを実行するように知らせるCCAコマンドで
ある。例えばあるCCA動作は基本読取動作の実
行を要求する。CCIRワードのバイト５はチヤネ
ルIDであり、この例ではそれは配列のエントリ
を読取つているチヤネルか又はIOPが読取つてい
るチヤネル・エントリを識別する。各CPはいず
れの方向でも通信できるように配列中に１つのエ
ントリを有しており、チヤネルIDは（第ｅ節に
詳細に説明されているように）基本読取動作及び
他のメモリ・アクセス動作のためのメモリ・アド
レスとして使用される。（他の動作については後
述する） 読取動作のためのアドレスはCCIRのバイト５
から配列のアドレス回路に転送され、配列から読
取られたチヤネル・エントリはCCORの30の対応
する位置及びバス上に転送される。ゲートはバス
上の情報をIOP又は要求を行なつているチヤネル
ルに転送するように制御される。読取動作の出力
は第１図のゲート１７，１８，１９の対応するも
のを経由して転送される。従つて基本読取動作は
データ・フイールドの意味を除けば通常のもので
ある。 ｅ 基本動作：無条件書込―第２Ｂ図 基本書込動作は、入力レジスタCCIRとメモリ
記憶バイト位置との間にバイト位置の置換が存在
する点を除けば、通常のものである。第２Ａ図の
ように、CCIRのバイト位置４及び５は動作を制
御するために使われる。入力ワードの３つのデー
タ・バイト位置は、第２Ａ図に示されているのと
同じCCIRの位置にある。しかしながら配列及び
CCORのバイト４及び５はCCIRのバイト位置６
及び７で始まり、メツセージが配列に記憶される
時これらの位置の単純な置換が存在する。 ｆ 基本動作：読取後のセツト／リセツト（ベク
トル動作）―第２Ｃ図 第２Ｃ図は、ワードをCCORにロードする基本
読取動作の後にメモリ・ワードの所定のビツトを
変化させる基本動作に関するデータのフローを示
す。第２Ｃ図のデータ・フローにおいて、CCIR
のバイト４及び５は第２Ａ図のように先行する読
取動作のためにCCAコマンド及びチヤネルIDを
保持するが、バイト５はバス４１に対する32ビツ
トのマスクを形成する回路４０にも供給される。
CCORの32ビツトのデータ・フイールド及び回路
４０からの32ビツトのマスクは、CCORにフイー
ルドバツクされるバス４３上の32ビツトの出力を
発生するゲート回路４２に送られる。 このデータ経路はベクトル・ビツトを１にセツ
ト又は０にリセツトするために使われる。チヤネ
ルIDは、既に述べたようにビツト位置を識別す
るために解読される。アドレスされたビツトは１
又は０にセツトされ、ベクトルの他のビツトは不
変である。 ｇ 他のビツト動作 １つの基本動作において、バイト３がチヤネ
ル・エントリ中の非ゼロ・ビツトに関してテスト
される。 ｈ 基本動作：シグナル・チヤネル―第１図 バス２６は２バイト幅であつて、１バイトはチ
ヤネルを識別し１バイトの符号はCCにおいて行
なわれる動作を示す。各チヤネルはそのアドレス
を読取り、符号を解読する手段を有する。それら
の手段はあれふれたものであつて、容易に理解で
る。 ｉ CCAアドレツシング―第３図 第３図は、既出のメモリ配列及びCCIRのバイ
ト５並びにCCIRのバイト５への及びアドレス・
ビツト及び制御ビツトの他の源への相互接続を示
す。メモリは128のワード位置を有するように描
かれており、これは７ビツトのアドレスを必要と
する。これらのビツトのうち６個はチヤネルID
バイトのビツト５〜０に由来し、これは32本のチ
ヤネル及びCCAにおけるそのエントリを一意的
に識別する。第３図のビツト２は定数０であつ
て、CCAメモリ配列中の連続でないチヤネル・
エントリを生ずる。７番目のアドレス・ビツト
（アドレスのビツト６）は配列の上半分のチヤネ
ル・エントリをアドレスする場合は０であり配列
の下半分のチヤネル・エントリの場合は１であ
る。ビツト６は後述する論理回路から形成される
（又はIOP又はSDSによつて形成されアドレスの
ビツト位置にロードされる）。CCA配列の下半分
の４つの位置は２つのベクトルのために使われ、
ベクトルは４つの半ベクトルとして記憶される。
４つの半ベクトルの位置は1110100〜1110101及び
1111100〜1111101（10進表示116，117，124，
125）である。128のワード配列中で、60のワード
位置は不使用である。 図面には、チヤネル・エントリ、割り込みベク
トル又はビジー・ベクトルをアクセスするための
適当なアドレス・ビツトを供給する４個のゲート
５０，５１，５２及び５３が示されている。ゲー
トは各アドレス・ビツト及び適当なエネーブル信
号に関するANDゲートより成る。ゲート５０は
32のチヤネル・エントリのうち１つをアドレスす
るための00000〜111011の範囲の６ビツト・アド
レスを形成する。第３図のアドレス・ビツト２は
定数０である。信号線５４に供給されるアドレ
ス・ビツト６が０の時、CCA配列の上半分の32
本のチヤネルがアクセスされる。同様に、ゲート
５１はCCA配列の下半分の32のチヤネル・エン
トリに関するCCAアドレスを形成する。 64ビツトのベクトルは各々32ビツトの２個の半
ベクトルとして記憶される。各ベクトルの第１の
半分又は下半分はチヤネル０〜３１（10進数）に
関するビツトを有し、第２の又は上の半ベクトル
はチヤネル３２〜６３（10進数）に関するビツト
を有する。割込みベクトル又はビジー・ベクトル
のアクセスの場合、アドレス・ビツト５〜０が
CCIRのバイト４の中のコマンドに基いてCCA制
御回路３４（第１図）で形成される。アドレス・
ビツト０は、ベクトル・アクセスがIOP，SDS０
又はSDS１のどれによつて要求されているかによ
つて決定される。もしSDS０が割込み又はビジ
ー・ベクトル・アクセスを要求するならば、アド
レス・ビツト１は０である。もしSDS１がベクト
ル・アクセスを要求するならば、アドレス・ビツ
ト０は１である。IOPの場合、アドレス・ビツト
０は変化されずに通過する。ゲート５２及び５３
は各々割込みベクトル及びビジー・ベクトルに関
するアドレス回路を示している。第３図のゲート
５２はANDゲートであつて、CCA制御回路から
のエネーブル線及びアドレス・ビツトに対する論
理積を出力する。割込みベクトルの場合、生成さ
れるアドレスは下位の割込みベクトルについては
1110100、上位の割込みベクトルについては
1110101である。同様にビジー・ベクトルの場合
（ゲート５３）、アドレスは下位については
1111100、上位については1111101である。 CCIRワードのバイト４のコマンドは特定のチ
ヤネル・エントリに対応する半ベクトル中の独得
のビツト位置に対するアクセスを要求する半ベク
トル基本動作の形に解読される。以前に説明した
ように、それは第１図に示したCCA制御回路３
４中の回路を経て特定の半ベクトル位置を指示す
るCCIRコマンド・バイト４の解読である。半ベ
クトル（割込み又はビジー）がCCORに置かれた
後、１つのベクトル・ビツト位置を選択するため
に必要な32のベクトル・マスクの１つを形成する
ために５つの付加的なアドレス・ビツトが必要と
される。第３図の回路３６に示すように、CCIR
バイト５のビツト５〜３及びチヤネルIDの１〜
０は、ベクトル・マスクを形成するために５つの
アドレス・ビツトとして使われる。例として、チ
ヤネル３５がビジーかどうかを見るテストを考え
る。CCIRのコマンド・バイト４は、基本ベクト
ル動作を記述しCCAメモリ配列中の半ベクトル
位置を指示する。この例において、上位ビジー・
ベクトル位置が選択される。CCIRバイト５のビ
ツト５〜３及び１〜０のチヤネルIDフイールド
は000及び11であり、これはビジー・ベクトル・
マスクを形成し上位半ビジー・ベクトルの（通常
の２進計数系列00000〜11111の）４番目のビツト
位置を選択する。この場合、４番目のビツト位置
はチヤネル３５に対応する「ビジー・ビツト」で
ある。 ｊ 実現：CCAコマンド・デコーダ回路―第４
図 第４図はCCIRのコマンド・バイト、及びビツ
ト位置３２〜３９の各々からの信号線を示してい
る。ビツト３２及び３９は使用されず、単に他の
ビツト位置に対する基準として図面中に示されて
いる。６個のビツト位置３３〜３８は一部デコー
ドされ一部符号化された形式でコマンドを形成し
ている。ビツト３３及び３４は符号化されておら
ず、各々取り出し操作及び記憶操作を識別する。
従来行なわれているように、それらのビツトを非
符号化形式で与える事により、それらはメモリ・
アクセス・サイクルを開始する動作に関してより
早く利用可能となる。これらの信号は、従来行な
われているように、メモリに送られる。またビツ
ト３３及び３４はコマンド・デコーダ回路にも与
えられ、そこでビツト３５〜３８の修飾ビツトと
して作用する。 説明を単純化するために、「取り出し」コマン
ド及び「記憶」コマンドに関して別個の機能ブロ
ツクが示されている。（ｇ節の記載から明らかな
ように、読取及びテストが先行する取り出し動作
は取り出し型動作と呼ばれる）アドレス・デコー
ダなどの一般の場合、ｎ入力のデコーダは、各々
入力変数の組み合せの特定の１つが生じた時に出
力を発生するANDゲートを２のｎ乗個有してい
る。図面の装置では、可能な符号のうち僅かのも
のしか使用されず、しかも各ANDゲートは取り
出しビツト３３又は記憶ビツト３４からのエネー
ブル入力を受け取る。 デコーダの代表的な出力が第４図に示されてい
る。例えば符号―010000―は、無条件書込動作が
行なわれる事を示す信号線上の信号を生じさせ
る。本明細書の次節はこれらの動作について説明
し、後続する節はデコーダの出力を基本動作の系
列に変換する装置について説明する。 ｋ CC動作 下記の表１は書込動作と呼ばれるCCA動作及
びそのコマンド符号を示し、CCA動作を構成す
る基本動作を列挙している。既に述べた様に、
CCA書込動作のいくつかは基本読取動作を含
む。 シーケンサはデコーダ・コマンドを受け取り、
基本動作の１つを実行させるように信号線上に信
号を発生する。あるCCコマンドは単一の基本動
作によつて実行され、あるものは基本動作の系列
によつて実行される。選択された基本動作の系列
をステツプする回路はシーケンサと呼ばれ、シー
ケンサは種々の形のものが知られている。例えば
シーケンサはカウンタ、カウンタをステツプする
クロツク、並びにコマンド及びカウンタ計数値に
応答して特定の出力線をエネーブルする論理回路
から構成できる。シーケンサの詳細は下記の動作
説明から明らかであろう。８ビツトのコマンドは
次のようにビツト３２〜３９に分割される。即
ち、３２（不使用）、３３（取り出し（CCA読取
り））、３４（記憶）、３５，３６及び３７（取り
出し／記憶（CCA書込み）修飾ビツト）、３８
（不使用）並びに３９（これはこのバイトをCCA
コマンド・バイトとして識別する）である。表２
は同様にCCA読取り動作を示す。これらの基本
動作の系列を実行するために、ありふれた順序制
御装置が設けられる。通常、この装置は、CCA
コマンド・デコーダの出力に対応する所定の順序
で回路をエネーブルするステツピング回路から構
成される。 CC動作は表１に掲げた名称及び符号によつて
識別される。また表１は、コマンドを識別するた
めに他の表中で使用される参照文字Ａ〜Ｐも掲げ
ている。ビツト３２及び３９は各コマンド中では
使用されず、且つビツト３８もコマンドＫ〜Ｐで
は使用されない事に注意されたい。コマンドＡ〜
Ｊは書込コマンドと呼ばれ、ビツト３３，３４＝
01が書込動作を指示する。またコマンドＫ〜Ｐは
読取コマンドと呼ばれ、ビツト３３，３４＝10が
読取動作を指示する。 表２，３及び４はCC動作及びその各々を構成
している基本動作を掲げている。また、これらの
表は、それらの基本動作が説明されている図面に
対する参照も有している。表２及び３において、
Ｘは列見出しのCC動作が行見出しの基本動作を
含む事を意味する。例えば表２でCC動作Ａ〜Ｆ
は各々、第２ａ図で説明した基本読取動作を含
む。基本動作は、それらが実行される順序で掲げ
られている。例えば表２で、CC動作Ｂ（CCA無
条件書込及びチヤネル信号）は２つのステツプ即
ちCCA読取及びチヤネル信号を含む。表２は書
込動作Ａ〜Ｊを、表３は読取動作Ｋ〜Ｎを示して
いる。チヤネル・エントリ読取の基本動作は両方
の表に現われている事に注意されたい。表４は、
他のCC動作中に存在しない基本動作のみを含む
CC動作を示している。

【表】

【表】

【表】

【表】 コマンド・バイト・リセツト Ｘ Ｘ
表 ４ 基本動作 CC動作 ビジー・ベクトル読取 Ｏ 割込ベクトル読取 Ｐ ビジー・ベクトル・リセツト Ｉ 割込ベクトル・リセツト Ｊ Ｉ CC動作―例 IOPがCCA書込及びチヤネル信号コマンド（表
１のコマンドＤ）を出すものと想定する。第２Ｂ
図に示すように、CCIRにロードされるメツセー
ジはチヤネルのIDを含み、バイト０〜２は配列
にロードされ後にチヤネルによつて取り出される
メツセージを含む。表２の列Ｄの系列が示すよう
に、チヤネル・エントリが第２Ａ図のように読取
られコマンド・バイトが第２Ｃ図のようにテスト
される。もしコマンド・バイトが全０であれば、
CCIRからのエントりはアドレス指定された配列
位置に入れられる。次にバス２６上の２バイトの
メツセージは、指定されたチヤネルにこのメツセ
ージにアクセスする事をを知らせるためにそのチ
ヤネルに送られる。もしコマンド・バイトが全０
でなければ、動作はチヤネル・エントりを書込む
事なく終了し、その事実をIOPに知らせる適当な
応答がIOPに送られる。 後のある時刻に、チヤネルは「チヤネル・エン
トリ読取及びコマンド・リセツト」コマンド（表
３の列Ｌ）を出す。CCは第２Ａ図の読取り動作
を実行し、メツセージを第１図のバス２５に載
せ、アドレスされたチヤネルに与える。コマン
ド・バイトは全部０にセツトされる。通常チヤネ
ルへのメツセージはチヤネル動作を開始させる。
チヤネルが動作を開始する時、チヤネルは、「ビ
ジー・ベクトル・セツト」のコマンド（表２の列
Ｇ）を出す。CCはビジー・ベクトルの適当な半
分を読取り、第２Ｃ図に説明されているようにチ
ヤネルIDを用いて１バイトを論理１にセツトす
る。（チヤネルが動作を完了する時、チヤネルは
後に説明するようにビジー・ビツトをリセツトす
る。） 同じチヤネルを用いて他の動作を始めるため
に、IOPは「ビジー・ベクトル読取」コマンド
（表４の参照文字Ｏ）を出す。もしチヤネルがビ
ジーでなければ、IOPは既に述べたように別の動
作を開始できる。もしチヤネルがビジーであれ
ば、IOPはこの動作を実行するためにビジーでな
いチヤネルを選択してもよいし、またチヤネルが
ビジーでなくなるまで待機してもよい。 チヤネルは、動作を完了した時、「CCA書込及
び割込ベクトル・ビツト・セツト及びビジー・ビ
ツト・リセツト」（表２の列Ｆ）コマンドを出
す。このメツセージのバイト０〜２は割込みに関
係した情報を含み得る。バイト６はステータス・
ビツトである。この動作が起きる時、割込み信号
がIOPに送られる。チヤネルからのこのコマンド
に応答して、CCはチヤネル・エントリを読取
り、バイト３が全０かどうかのテストを行なう。
もしバイト３が全部０ビツトであれば、チヤネル
からのメツセージは配列のチヤネル・エントリ位
置に書込まれ、割込みビツトはセツトされ、ビジ
ー・ビツトはリセツトされる。これらの動作は、
表２の列Ｆに示した順序で行なわれる。もしコマ
ンド・バイトが全部０ではなければ、チヤネルは
その事を知らされ、それらの動作は起きない。 後に、割込み信号に応答して、IOPは「割込み
ベクトル読取」コマンド（表２のＰ）を出す。
IOPはCCから32ビツトの割込みベクトルを受け
取り、どのチヤネルが割込みを要求しているかを
判定するテストを行なう。IOPは、「チヤネル・
エントリ読取及び割込みベクトル・リセツト及び
コマンド・リセツト」コマンド（表３の列Ｎ）に
よつて割込みをクリアする。 ｍ チヤネル間通信―第２Ｄ図 これまで、チヤネルからIOPへ又はIOPからチ
ヤネルへの通信について説明してきた。しかし
CCはチヤネル間の通信のためにも使用できる。
それらの動作は、IOPによつてのみ実行されてい
た動作を送信側のチヤネルが実行するという観点
から理解できる。この動作に関して、送信側チヤ
ネルがCCIRにロードするメツセージは、バイト
位置０に受信側チヤネルのチヤネルIDを有す
る。通常１つのチヤネルが他のチヤネルに関する
CCA中の以前のメツセージに重ね書きする事は
望ましくないであろう。そしてチヤネルからチヤ
ネルへの書込動作は「CCA書込及びチヤネル信
号」の動作（表２の列Ｄ）と同一である。送信側
チヤネルのチヤネルIDのアドレスはCCIRのビツ
ト・バイト位置５に含まれている。もしチヤネ
ル・エントリがより早期に読取られなかつたメツ
セージを含む事によつて書込動作が完了しなかつ
たならば、送信側チヤネルはそのバイト５のチヤ
ネルIDによつてその事を知らされる。

【図面の簡単な説明】

第１図はアレイを使用する要素に対するチヤネ
ルのブロツク図、第２Ａ図乃至第２Ｄ図はチヤネ
ル通信配列を移動されるメツセージの形式並びに
いくつかの基本動作に関するコマンド及びデータ
の流れを示す図、第３図はCCAに関するアドレ
シング回路を示すブロツク図、第４図はCCAに
関する制御の一部を形成するコマンド・デコーダ
の図である。

Claims (1)

1. 【特許請求の範囲】 １ 入出力装置と主記憶装置との間でデータを転
   送する複数のチヤネル装置と、上記チヤネル装置
   の動作を制御する入出力処理装置と、上記複数の
   チヤネル装置又は上記入出力処理装置からの信号
   を主記憶装置バスに供給する第１のバスと、主記
   憶装置バスからの信号を上記複数のチヤネル装置
   及び上記入出力処理装置に供給する第２のバスと
   を含むチヤネル・サブシステムにおける、上記複
   数のチヤネル装置及び上記入出力処理装置の間の
   通信に用いられるチヤネル通信機構であつて、 上記各チヤネルに対応する記憶位置を有し、入
   力レジスタ及び出力レジスタ、上記記憶位置をア
   クセスするアドレス手段、並びに記憶及び取り出
   し動作を行なう手段を備えた記憶配列と、 上記入力レジスタを上記第１のバスに接続する
   手段及び上記出力レジスタを上記第２のバスに接
   続する手段と、 上記入力レジスタの第１の所定位置のデータを
   上記アドレス手段に供給する手段と、 上記入力レジスタの第２の所定位置のデータを
   上記通信機能に対するコマンドとして解釈し実行
   する手段であつて、上記コマンドにより書込動作
   が指示される時は上記入力レジスタの第３の所定
   部分を上記記憶配列の上記記憶位置に記憶し、上
   記コマンドにより読取動作が指示される時は上記
   記憶配列の上記記憶位置から上記出力レジスタに
   データを取り出す手段と、 上記複数のチヤネル装置又は入出力処理装置の
   １つが上記複数のチヤネル装置又は入出力処理装
   置の他のものにメツセージを送る時は、上記入力
   レジスタの上記第１の所定位置にチヤネル装置の
   識別情報を、上記第２の所定位置に書込動作を指
   示するコマンドを、そして上記第３の所定位置に
   送信すべきデータをそれぞれ有するメツセージを
   上記入力レジスタに供給し、上記複数のチヤネル
   装置又は入出力処理装置の上記他のものが上記送
   信データを受け取る時は、上記入力レジスタの上
   記第１の所定位置にチヤネル装置の識別情報を、
   上記第２の所定位置に読取動作を指示するコマン
   ドをそれぞれ有するメツセージを上記入力レジス
   タに供給する上記チヤネル装置又は入出力処理装
   置中の手段とを含むチヤネル通信機構。