JPS5952877A - 電荷結合装置 - Google Patents
電荷結合装置Info
- Publication number
- JPS5952877A JPS5952877A JP57164344A JP16434482A JPS5952877A JP S5952877 A JPS5952877 A JP S5952877A JP 57164344 A JP57164344 A JP 57164344A JP 16434482 A JP16434482 A JP 16434482A JP S5952877 A JPS5952877 A JP S5952877A
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- JP
- Japan
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- floating diffusion
- diffusion layer
- output
- section
- diffusion layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８） 発明の技術分野
本発明は電荷結合装置に係り、特に電荷結合素子の出力
部の構成に関する。
部の構成に関する。
（ｂｌ 従来技術と問題点
第１図は従来の電荷結合素子（ＣＣＤ）の出力部の構成
を示す要部断面図である。同図のＡは出力部で、浮遊拡
散１ｉｉｔ Ｆ Ｄ 、出力アンプＡ゛とが設けられて
いる。Ｔは転送部で、図には最終段のみを示しである。
を示す要部断面図である。同図のＡは出力部で、浮遊拡
散１ｉｉｔ Ｆ Ｄ 、出力アンプＡ゛とが設けられて
いる。Ｔは転送部で、図には最終段のみを示しである。
転送部Ｔの最終段のアウター・ゲート（ＯＧ）に所定の
信号を加えることにより、転送部Ｔ内で転送された電荷
は、浮遊拡散ｉｉｔ Ｆ Ｄに順次転送され、浮遊拡散
層ＦＤの電位を上昇させる。
信号を加えることにより、転送部Ｔ内で転送された電荷
は、浮遊拡散ｉｉｔ Ｆ Ｄに順次転送され、浮遊拡散
層ＦＤの電位を上昇させる。
上記浮遊拡散層ＦＤの電位を出力アンプＡ゛で検知して
対応する出力電圧Ｖ。が出力される。浮遊拡散層ＦＤの
容量をＣ５蓄積電荷量をＱｓとすると、出力電圧Ｖ。は
近似的に、 Ｖ ｏｏＯＱ ｓ ／ Ｃ−−（Ｄ で表される。■式に見られる如く出力電圧■ｏは浮遊拡
散層のＷｉ積容量Ｃに逆比例し、蓄積された電荷量に比
例する。
対応する出力電圧Ｖ。が出力される。浮遊拡散層ＦＤの
容量をＣ５蓄積電荷量をＱｓとすると、出力電圧Ｖ。は
近似的に、 Ｖ ｏｏＯＱ ｓ ／ Ｃ−−（Ｄ で表される。■式に見られる如く出力電圧■ｏは浮遊拡
散層のＷｉ積容量Ｃに逆比例し、蓄積された電荷量に比
例する。
従来のＣＯＤは図示したように、出力部に設けられた浮
遊拡散層Ｆ Ｄは１個のみであるから、蓄積容量Ｃは一
定である。そのため転送された電荷量Ｑｓが大き過ぎる
と、浮遊容量ＦＤに収容し切れずにあふれてしまい、出
力電圧はある所で飽和し電荷量Ｑｓ４こ対する直線性が
失われる。これを避けるため蓄積容量Ｃを大きくすると
、出力電圧■ｏが小さくなり、検出感度が低下してしま
う。
遊拡散層Ｆ Ｄは１個のみであるから、蓄積容量Ｃは一
定である。そのため転送された電荷量Ｑｓが大き過ぎる
と、浮遊容量ＦＤに収容し切れずにあふれてしまい、出
力電圧はある所で飽和し電荷量Ｑｓ４こ対する直線性が
失われる。これを避けるため蓄積容量Ｃを大きくすると
、出力電圧■ｏが小さくなり、検出感度が低下してしま
う。
このような問題があるため従来のＣＯＤは出力アンプＡ
′のダイナミックレンジを大きくすることが出来なかっ
た。
′のダイナミックレンジを大きくすることが出来なかっ
た。
（Ｃ） 発明の目的
本発明の目的は上記問題点を解消して、出力アンプの検
出感度を低下させることなく、ダイナミックレンジを大
きくし得るＣＯＤの改良された構成を提供することにあ
る。
出感度を低下させることなく、ダイナミックレンジを大
きくし得るＣＯＤの改良された構成を提供することにあ
る。
（ｄ＋ 発明の構成
本発明の特徴は、前記出力部に、／＄遊拡散層を複数個
設けると共に、この複数個の浮遊拡ｊｌｋ層の中から作
動せしめるべき浮遊拡散層を選択するための選択手段を
付設したことにある。
設けると共に、この複数個の浮遊拡ｊｌｋ層の中から作
動せしめるべき浮遊拡散層を選択するための選択手段を
付設したことにある。
ｔｅｌ 発明の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第２図は本実施例のＣＣＤ素子の構成を模式的に示す図
であって、１はＣＣＤ素子、２ば半導体基板で例えばｐ
型のシリコン（Ｓｉ）基板、Ａは出力部、Ａ゛は出力ア
ンプ、Ｔは転送部、■は入力部、ＯＧはアウターゲート
、ＦＤ、、ＦＤ２．ＦＤ３は、それぞれ微小間隔を隔て
て配設された第１、第２．第３の浮遊拡散層でいずれも
ｎ型領域、ＦＤＧＩ、、ＦＤＧ２は第１．第２のゲート
で、上記第１〜第３の浮遊拡散層ＦＤ、〜ＦＤ３と共に
ＭＩＳ構造のＦ Ｅ ’Ｉ’を構成する。なお本実施例
は、出力部Ａに設けられた浮遊拡散層が複数個とされた
こと、及びこの複数個の浮遊拡ｆｌ＆層ＦＤ、〜ＦＤ３
間を導通させるためのゲー１−ＦＤＧ、、ＦＤＧ２が付
加されたことを除き、他の部分の構成は従来と全く変わ
りはない。従って第２図においては出力アンプＡ゛の細
部等を図示はしていないが、第１図と同一符号を附した
部分は同一構成であることを示す。
であって、１はＣＣＤ素子、２ば半導体基板で例えばｐ
型のシリコン（Ｓｉ）基板、Ａは出力部、Ａ゛は出力ア
ンプ、Ｔは転送部、■は入力部、ＯＧはアウターゲート
、ＦＤ、、ＦＤ２．ＦＤ３は、それぞれ微小間隔を隔て
て配設された第１、第２．第３の浮遊拡散層でいずれも
ｎ型領域、ＦＤＧＩ、、ＦＤＧ２は第１．第２のゲート
で、上記第１〜第３の浮遊拡散層ＦＤ、〜ＦＤ３と共に
ＭＩＳ構造のＦ Ｅ ’Ｉ’を構成する。なお本実施例
は、出力部Ａに設けられた浮遊拡散層が複数個とされた
こと、及びこの複数個の浮遊拡ｆｌ＆層ＦＤ、〜ＦＤ３
間を導通させるためのゲー１−ＦＤＧ、、ＦＤＧ２が付
加されたことを除き、他の部分の構成は従来と全く変わ
りはない。従って第２図においては出力アンプＡ゛の細
部等を図示はしていないが、第１図と同一符号を附した
部分は同一構成であることを示す。
次に本実施例の動作について説明する。
まず転送部Ｔより転送される電荷量が小さいときは、前
述の如く検出感度を高くするため蓄積容量Ｃは小さいこ
とが望ましい。従って第１及び第２のゲートに印加する
電圧を低く （闇値電圧以下に）して、浮遊拡散層ＦＤ
、、ＦＤ２間及び、浮遊拡散層ＦＤ２’、ＦＤ３間を導
通させず、浮遊拡散層ＦＤ、のみを動作させる。この場
合、出力電圧■ｏは浮遊拡散層ＦＤ、の蓄積容量を０１
とすると、 Ｖ ０ ０ｃＱ ｓ ／ Ｃ、−−＠ となる。
述の如く検出感度を高くするため蓄積容量Ｃは小さいこ
とが望ましい。従って第１及び第２のゲートに印加する
電圧を低く （闇値電圧以下に）して、浮遊拡散層ＦＤ
、、ＦＤ２間及び、浮遊拡散層ＦＤ２’、ＦＤ３間を導
通させず、浮遊拡散層ＦＤ、のみを動作させる。この場
合、出力電圧■ｏは浮遊拡散層ＦＤ、の蓄積容量を０１
とすると、 Ｖ ０ ０ｃＱ ｓ ／ Ｃ、−−＠ となる。
転送電荷量Ｑｓが大きく第１の浮遊拡散層ＦＤ。
のみでは出力が飽和するようならば、第１のゲー） Ｆ
Ｄ Ｇ ＋の印加電圧を高く （闇値電圧以上に）し
て浮遊拡散層ＦＤ、、ＦＤ２間を導通せしめ、第２の浮
遊拡散層ＦＤ２にも電荷を蓄積せしめる。
Ｄ Ｇ ＋の印加電圧を高く （闇値電圧以上に）し
て浮遊拡散層ＦＤ、、ＦＤ２間を導通せしめ、第２の浮
遊拡散層ＦＤ２にも電荷を蓄積せしめる。
このようにすると第２の浮遊拡散層ＦＤ２の蓄積容量Ｃ
２が前記Ｃ１に並列に接続されて蓄積容量が大きくなり
、出力電圧■。は、 ＶｏｏｃＱｓ／ （Ｃ，＋Ｃ２） ・・・・・・■と
なって、出力電圧ｖｏの飽和点が上昇する。
２が前記Ｃ１に並列に接続されて蓄積容量が大きくなり
、出力電圧■。は、 ＶｏｏｃＱｓ／ （Ｃ，＋Ｃ２） ・・・・・・■と
なって、出力電圧ｖｏの飽和点が上昇する。
転送電荷量が更に大きいときは第２のゲー１−ＦＤＧ２
の印加電圧を高くして第３の浮遊拡散層ＦＤ３を動作さ
せ、その蓄積容量Ｃ３を付加する。
の印加電圧を高くして第３の浮遊拡散層ＦＤ３を動作さ
せ、その蓄積容量Ｃ３を付加する。
このように本実施例では、転送電荷量Ｑｓに応じて第１
及び第２のゲートＦ Ｄ Ｇ＋ ’＋ Ｆ Ｄ Ｇ２
に印加する電圧を制御し、動作させる浮遊拡散層の数を
選択することにより、転送電荷量ＱＳに応じてダイナミ
ックレンジを拡大または縮小することが出来る。
及び第２のゲートＦ Ｄ Ｇ＋ ’＋ Ｆ Ｄ Ｇ２
に印加する電圧を制御し、動作させる浮遊拡散層の数を
選択することにより、転送電荷量ＱＳに応じてダイナミ
ックレンジを拡大または縮小することが出来る。
第３図は本発明の他の実施例を示す要部断面図である。
本実施例においても入力部Ｉ、転送部Ｔ及び出力アンプ
Ａ゛は従来と何ら変わるところはないので、本発明の要
部である浮遊拡散層の部分のみを示しである。
Ａ゛は従来と何ら変わるところはないので、本発明の要
部である浮遊拡散層の部分のみを示しである。
本実施例は第１及び第２のゲートの閾値電圧を異ならし
めることにより、制御電圧を単一化した例である。即ち
前記一実施例では第１及び第２のゲー）ＦＤＧＩ 、Ｆ
ＤＧ２をそれぞれ独立して制御する必要があり、従って
両者に対して別個の配線を設けねばならなかった。これ
に対し本実施例では第１のゲー）ＦＤＧ、の閾値電圧を
第２のゲートＦＤＧ２のそれよりも低くしておくことに
より、両者を共通の制御線３に接続し、印加電圧を選択
することによって動作せしめる浮遊拡散層の数を選択す
ることが可能である。
めることにより、制御電圧を単一化した例である。即ち
前記一実施例では第１及び第２のゲー）ＦＤＧＩ 、Ｆ
ＤＧ２をそれぞれ独立して制御する必要があり、従って
両者に対して別個の配線を設けねばならなかった。これ
に対し本実施例では第１のゲー）ＦＤＧ、の閾値電圧を
第２のゲートＦＤＧ２のそれよりも低くしておくことに
より、両者を共通の制御線３に接続し、印加電圧を選択
することによって動作せしめる浮遊拡散層の数を選択す
ることが可能である。
以下本実施例の構成について説明する。
本実施例においてはｐ型Ｓｔ基板１の不純物濃度を例え
ば１０１５ （ｃｍ’）、第１〜第３の浮遊拡散層Ｆ
Ｄ、〜ＦＤ３を形成する際のイオン注入のドーズ量を１
Ｏ２０ＣＣｍ−２）とし、更に第１のゲートＦＤＧ、
直下部４に対し、燐（Ｐ）を１０１２（１０１２（、第
２のゲートＦＤＧ２の直下部５に対してボロン（Ｂ）を
１０１２ 〔Ｃｍ−２〕程度イオン注入をおこなう。
ば１０１５ （ｃｍ’）、第１〜第３の浮遊拡散層Ｆ
Ｄ、〜ＦＤ３を形成する際のイオン注入のドーズ量を１
Ｏ２０ＣＣｍ−２）とし、更に第１のゲートＦＤＧ、
直下部４に対し、燐（Ｐ）を１０１２（１０１２（、第
２のゲートＦＤＧ２の直下部５に対してボロン（Ｂ）を
１０１２ 〔Ｃｍ−２〕程度イオン注入をおこなう。
このようにして本実施例のＣＯＤを作成することにより
、第１のゲー１−ＦＤＣＩ の闇値電圧を第２のゲート
ＦＤＧ２のそれよりも高くすることが出来る。従って両
者を同一の制御線３に接続し、この制御線３を介して印
加する制御電圧を、第１のゲー） Ｆ Ｄ Ｇ ＋の闇
値電圧よりも低くすれば第１の浮遊拡散層ＦＤ、のみを
、第１及び第２のゲートＦＤＧ＋ 、ＦＤＧ２の闇値電
圧の中間とすれば第１及び第２の浮遊拡散層ＦＤ、及び
ＦＤ２の２つを、また第２のゲー） Ｆ Ｄ Ｇ ２の
闇値電圧より高くすれば全部の浮遊拡散層ＦＤ、〜ＦＤ
３を動作させることが出来る。
、第１のゲー１−ＦＤＣＩ の闇値電圧を第２のゲート
ＦＤＧ２のそれよりも高くすることが出来る。従って両
者を同一の制御線３に接続し、この制御線３を介して印
加する制御電圧を、第１のゲー） Ｆ Ｄ Ｇ ＋の闇
値電圧よりも低くすれば第１の浮遊拡散層ＦＤ、のみを
、第１及び第２のゲートＦＤＧ＋ 、ＦＤＧ２の闇値電
圧の中間とすれば第１及び第２の浮遊拡散層ＦＤ、及び
ＦＤ２の２つを、また第２のゲー） Ｆ Ｄ Ｇ ２の
闇値電圧より高くすれば全部の浮遊拡散層ＦＤ、〜ＦＤ
３を動作させることが出来る。
従って本実施例によれば、前述の一実施例と同様の効果
を有するのみならず、ＣＯＤ素子の構成及びこれを実際
に使用する際の制御回路の構成が簡単化されるという利
点がある。
を有するのみならず、ＣＯＤ素子の構成及びこれを実際
に使用する際の制御回路の構成が簡単化されるという利
点がある。
なお上記２つの実施例では浮遊拡散層を３個設けた例を
示して説明したが、浮遊拡散層の数は３個に限定される
ものではなく、適宜選択して良いことは特に説明するま
でもない。
示して説明したが、浮遊拡散層の数は３個に限定される
ものではなく、適宜選択して良いことは特に説明するま
でもない。
また上記２つの実施例では、３個の浮遊拡散層ＦＤ、〜
ＦＤ３と第１、第２のゲートＦＤＧＩ 。
ＦＤ３と第１、第２のゲートＦＤＧＩ 。
ＦＤＧ２とでＭＩＳ型ＦＥＴを構成せしめたことにより
、第１．第２のゲートＦＤＧ、、ＦＤＧ２を、転送部Ｔ
より転送される電荷を収容するための浮遊拡散層の選択
手段とした例を説明した。しかしこの選択手段としては
上記２つの実施例に限定されることなく、他の手段を用
いても良いことも特に言う必要は無いであろう。
、第１．第２のゲートＦＤＧ、、ＦＤＧ２を、転送部Ｔ
より転送される電荷を収容するための浮遊拡散層の選択
手段とした例を説明した。しかしこの選択手段としては
上記２つの実施例に限定されることなく、他の手段を用
いても良いことも特に言う必要は無いであろう。
（ｆ） 発明の詳細
な説明した如く本実施例により、出方アンプの検出感度
を低下させることなく、ダイナミックレンジを大きくし
得るＣＣＤが提供される。
を低下させることなく、ダイナミックレンジを大きくし
得るＣＣＤが提供される。
第１図は従来のＣＯＤを説明するための図、第２図及び
第３図は本発明の一実施例及び他の実施例の要部を模式
的に示す断面図である。 図において、ｌはＣＯＤ素子、２は半導体基板、Ａは出
力部、Ａ′は出力アンプ、■は入力部、Ｔは転送部、Ｆ
Ｄ、〜ＦＤ３は浮遊拡散層、ＦＤＧｌ、ＦＤＧ２は第１
及び第２のゲート、ｖｏは出力電圧を示す。 −＆ 第 １ 図 第２図 第３図 −漠Ａ−
第３図は本発明の一実施例及び他の実施例の要部を模式
的に示す断面図である。 図において、ｌはＣＯＤ素子、２は半導体基板、Ａは出
力部、Ａ′は出力アンプ、■は入力部、Ｔは転送部、Ｆ
Ｄ、〜ＦＤ３は浮遊拡散層、ＦＤＧｌ、ＦＤＧ２は第１
及び第２のゲート、ｖｏは出力電圧を示す。 −＆ 第 １ 図 第２図 第３図 −漠Ａ−
Claims (1)
- 入力部と転送部と出力部とを有してなり、前記出力部に
前記転送部から転送された電荷を蓄積するための浮遊拡
散層と該浮遊拡散層に蓄積された電荷量に対応して発生
せる出力電圧を検知するための出力アンプとが設けられ
た構成において、前記出力部に、浮遊拡散層を少なくと
も２個備えると共に、該少なくとも２個の浮遊拡散層の
うちより、前記転送部から転送された電荷を蓄積せしめ
る浮遊拡散層を少なくとも１個選択するための選択手段
が付設されたことを特徴とする電荷結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164344A JPS5952877A (ja) | 1982-09-20 | 1982-09-20 | 電荷結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164344A JPS5952877A (ja) | 1982-09-20 | 1982-09-20 | 電荷結合装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952877A true JPS5952877A (ja) | 1984-03-27 |
Family
ID=15791380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164344A Pending JPS5952877A (ja) | 1982-09-20 | 1982-09-20 | 電荷結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196130A (ja) * | 1984-03-19 | 1985-10-04 | 株式会社同和 | 植物育成方法およびその装置 |
| US6310369B1 (en) | 1992-03-04 | 2001-10-30 | Sony Corporation | Charge-to-voltage converter with adjustable conversion factor |
-
1982
- 1982-09-20 JP JP57164344A patent/JPS5952877A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196130A (ja) * | 1984-03-19 | 1985-10-04 | 株式会社同和 | 植物育成方法およびその装置 |
| US6310369B1 (en) | 1992-03-04 | 2001-10-30 | Sony Corporation | Charge-to-voltage converter with adjustable conversion factor |
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