JPS5953632B2 - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS5953632B2 JPS5953632B2 JP55071744A JP7174480A JPS5953632B2 JP S5953632 B2 JPS5953632 B2 JP S5953632B2 JP 55071744 A JP55071744 A JP 55071744A JP 7174480 A JP7174480 A JP 7174480A JP S5953632 B2 JPS5953632 B2 JP S5953632B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- rrb
- memory
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理方式に関し、詳しくは、バッファメ
モリ方式をとる計算機システムにおけるメモリの参照覆
歴ビットの更新に関するものである。
モリ方式をとる計算機システムにおけるメモリの参照覆
歴ビットの更新に関するものである。
一般に計算機システムでは、メモリの使用状況を管理す
るため、主メモリの所望ブロック単位（以後、この単位
をページと称する）毎に参照覆歴ビットを有している。
るため、主メモリの所望ブロック単位（以後、この単位
をページと称する）毎に参照覆歴ビットを有している。
あるページ内の任意領域がアクセスされると、該当する
参照覆歴ビットがセットされ、その後、このビットは参
照覆歴ビットリセット命令（以後、ＲＲＢ命令と称する
）が発行されることによりリセットされる。ＲＲＢ命令
は所定の時間々隔で発行され、その時、該ＲＲＢ命令が
指定するページの参照覆歴ビットがセットされていると
、メモリ管理テーブル内の該当ページのデータを＋１し
た後、該参照覆歴ビットをリセットする処理を実行する
。従つて、プログラムはメモリ管理テーブルの内容によ
り、主メモリρ使用状況を把握することができる。これ
は、例えば主メモリ内のあるページの内容を追い出し、
ディスク、ドラム等の外部メモリから新しいプログラム
、データを主メモリヘロードするような場合、追い出す
ページを決めるのに用いられる。一方、処理速度の向上
を図るため、大型の計算機システムなどにおいては、中
央処理装置（ＣＰＵに高速のバッファメモリを設けて、
これに主メモリの写しを格納し、メモリ参照要求が出さ
れた場合、目的の命令あるいはデータをバッファメモリ
から高速に読み出す構成をとつている。
参照覆歴ビットがセットされ、その後、このビットは参
照覆歴ビットリセット命令（以後、ＲＲＢ命令と称する
）が発行されることによりリセットされる。ＲＲＢ命令
は所定の時間々隔で発行され、その時、該ＲＲＢ命令が
指定するページの参照覆歴ビットがセットされていると
、メモリ管理テーブル内の該当ページのデータを＋１し
た後、該参照覆歴ビットをリセットする処理を実行する
。従つて、プログラムはメモリ管理テーブルの内容によ
り、主メモリρ使用状況を把握することができる。これ
は、例えば主メモリ内のあるページの内容を追い出し、
ディスク、ドラム等の外部メモリから新しいプログラム
、データを主メモリヘロードするような場合、追い出す
ページを決めるのに用いられる。一方、処理速度の向上
を図るため、大型の計算機システムなどにおいては、中
央処理装置（ＣＰＵに高速のバッファメモリを設けて、
これに主メモリの写しを格納し、メモリ参照要求が出さ
れた場合、目的の命令あるいはデータをバッファメモリ
から高速に読み出す構成をとつている。
こゝで問題となるのは、目的の命令あるいはデータをバ
ツフアメモリから読み出した場合、該バツフアメモリに
対する参照をいかにして主メモリ上の該当ページの参照
覆歴ビツトへ反映させるかということである。従来、こ
のバツフアメモリに対する参照を参照覆歴ビツトへ反映
させる方法として、バツフアメモリに参照覆歴ビツトを
持たせる方法、あるいは照覆歴ビツトは主メモリにのみ
持たせ、バツフアメモリから目的の命令あるいはデータ
を読み出した場合も主メモリの該当参照覆歴ビツトをセ
ツトする方法が知られている。しかしながら、前者の方
法はプロツク追出し時とマルチプロセツサ構成でのＲＲ
Ｂ命令実行時に制御が複雑となる欠点を有し、又、後者
の方法は、バツフアメモリから目的のデータ等を得た場
合も主メモリの該当参照覆歴ビツトを一々セツトする必
要があり、バツフアメモリを設ける利点が損なわれる欠
点を有している。本発明はこれらの欠点を除去するため
になされたもので、参照覆歴ビツトは主メモリにのみ持
たせ、主メモリへの参照に対応してセツトさせるが、Ｒ
ＲＢ命令の実行時にバツフアメモリ（仮想記憶方式をと
る場合はアドレス変換テーブルなども）を探索して該当
ページが登録されていれば、それを無効にして、該当ペ
ージに対するＲＲＢ命令実行以降の少くとも最初のアク
セスは主メモリに行わせる様にして参照覆歴ビツトをセ
ツトさせ、その後、バツフアメモリから目的の命令ある
いはデータを読み出した場合、主メモリの該当参照覆歴
ビツトを一々セツトする動作をなくして、処理の高速化
を図つたデータ処理方式を提供するものである。
ツフアメモリから読み出した場合、該バツフアメモリに
対する参照をいかにして主メモリ上の該当ページの参照
覆歴ビツトへ反映させるかということである。従来、こ
のバツフアメモリに対する参照を参照覆歴ビツトへ反映
させる方法として、バツフアメモリに参照覆歴ビツトを
持たせる方法、あるいは照覆歴ビツトは主メモリにのみ
持たせ、バツフアメモリから目的の命令あるいはデータ
を読み出した場合も主メモリの該当参照覆歴ビツトをセ
ツトする方法が知られている。しかしながら、前者の方
法はプロツク追出し時とマルチプロセツサ構成でのＲＲ
Ｂ命令実行時に制御が複雑となる欠点を有し、又、後者
の方法は、バツフアメモリから目的のデータ等を得た場
合も主メモリの該当参照覆歴ビツトを一々セツトする必
要があり、バツフアメモリを設ける利点が損なわれる欠
点を有している。本発明はこれらの欠点を除去するため
になされたもので、参照覆歴ビツトは主メモリにのみ持
たせ、主メモリへの参照に対応してセツトさせるが、Ｒ
ＲＢ命令の実行時にバツフアメモリ（仮想記憶方式をと
る場合はアドレス変換テーブルなども）を探索して該当
ページが登録されていれば、それを無効にして、該当ペ
ージに対するＲＲＢ命令実行以降の少くとも最初のアク
セスは主メモリに行わせる様にして参照覆歴ビツトをセ
ツトさせ、その後、バツフアメモリから目的の命令ある
いはデータを読み出した場合、主メモリの該当参照覆歴
ビツトを一々セツトする動作をなくして、処理の高速化
を図つたデータ処理方式を提供するものである。
以下、本発明を図面について詳細に説明する。図は本発
明の一実施例のプロツク図で、ＲＲＢ命令の実行に際し
て、該命令で指定されるバツフアメモリ内の該当エント
リの探索・無効化処理を行うと＼もに、特にＲＲＢ命令
が繰り返し実行される場合にはバツフアメモリの探索、
該当プロツクの無効化などの処理を中断し、一連のＲＲ
Ｂ命令の最後のＲＲＢ命令実行時に一括してバツフアメ
モリの探索、該当プロツク等の無効化を行い、処理のよ
り高速化を図つた例である。
明の一実施例のプロツク図で、ＲＲＢ命令の実行に際し
て、該命令で指定されるバツフアメモリ内の該当エント
リの探索・無効化処理を行うと＼もに、特にＲＲＢ命令
が繰り返し実行される場合にはバツフアメモリの探索、
該当プロツクの無効化などの処理を中断し、一連のＲＲ
Ｂ命令の最後のＲＲＢ命令実行時に一括してバツフアメ
モリの探索、該当プロツク等の無効化を行い、処理のよ
り高速化を図つた例である。
図において、１はアドレスの入力端子、２は上位アドレ
ス（ページアドレス）を保持するアドレスレジスタ、３
は下位アドレス（ページ内アドレス）を保持するアドレ
スレジスタ、４はバツフアメモリ５に格納されているデ
ータの主メモリ上のアドレス（ページアドレス）を登録
しておくバツフアアドレスアレイ、５はバツフアメモリ
、６はアドレスレジスタ２とバツフアアドレスアレイ４
の読出しアドレスの一致を検出する一致検出回路、７は
一致検出回路６からの一致信号によつてバツフアメモリ
５の読出しデータを選択するセレクタ、８は読出しデー
タの出力端子である。
ス（ページアドレス）を保持するアドレスレジスタ、３
は下位アドレス（ページ内アドレス）を保持するアドレ
スレジスタ、４はバツフアメモリ５に格納されているデ
ータの主メモリ上のアドレス（ページアドレス）を登録
しておくバツフアアドレスアレイ、５はバツフアメモリ
、６はアドレスレジスタ２とバツフアアドレスアレイ４
の読出しアドレスの一致を検出する一致検出回路、７は
一致検出回路６からの一致信号によつてバツフアメモリ
５の読出しデータを選択するセレクタ、８は読出しデー
タの出力端子である。
９と１０は無効化領域の範囲を保持するレジスタで、こ
＼ではレジスタ９は範囲の下限アドレスを、レジスタ１
０は上限アドレスを保持するものとする。
＼ではレジスタ９は範囲の下限アドレスを、レジスタ１
０は上限アドレスを保持するものとする。
１１はレジスタ１０のアドレスに対してアドレスレジス
タ２のアドレスが更に大きいかどうかを比較する比較回
路、１２はレジスタ９のアドレスに対してアドレスレジ
スタ２のアドレスが更に小さいかどうかを比較する比較
回路、１３は主メモリ、他ＣＰＵに対するアドレスの出
力端子、１４はバツフアメモリ探索時、バツフアアドレ
スアレイ４、バツフアメモリ５のロウ位置（エントリ位
置）を次々に指定するのに使用するカウンタ、１５，１
６はセレクタ、１７はレジスタ９，１０の有効性を示す
ラツチ回路である。
タ２のアドレスが更に大きいかどうかを比較する比較回
路、１２はレジスタ９のアドレスに対してアドレスレジ
スタ２のアドレスが更に小さいかどうかを比較する比較
回路、１３は主メモリ、他ＣＰＵに対するアドレスの出
力端子、１４はバツフアメモリ探索時、バツフアアドレ
スアレイ４、バツフアメモリ５のロウ位置（エントリ位
置）を次々に指定するのに使用するカウンタ、１５，１
６はセレクタ、１７はレジスタ９，１０の有効性を示す
ラツチ回路である。
通常、ラツチ回路１７およびカウンタ１４はりセツト状
態にある。
態にある。
この状態で入力端子１よりメモリ参照アドレスが到来し
、アドレスレジスタ２に上位アドレス、アドレスレジス
タ３に下位アドレスがそれぞれセツトされたとする。ア
ドレスレジスタ３の内容でバツフアアドレスアレイ４と
バツフアメモリ５のロウ位置が指定され、該当ロウに登
録されているアドレス、データが読み出される。比較回
路６はバツフアアドレスアレイ４から読み出されたアド
レスとアドレスレジスタ２のアドレスとを比較し、一致
すると一致信号をセレクタ７に送出する。これにより、
セレクタ７はバツフアメモリ５から読み出されたデータ
を選択して出力端子８へ送出する。もし、アドレスレジ
スタ２のアドレスとバツフアアドレスアレイ４のアドレ
スとが一致しない場合は、アドレスレジスタ２のアドレ
スを出力端子１３を通して主メモリに与え、主メモリか
ら目的のデータを得ることになる。次にＲＲＢ命令が発
行された場合の動作を説明する。レジスタ９，１０の有
効性を示すラツチ回路１７がりセツトされている時にＲ
ＲＢ命令が実行されると、入力端子１を経てアドレスレ
ジスタ２にセツトされたＲＲＢ命令内の参照覆歴ビツト
リセツトアドレスはレジスタ９，１０に格納されるとと
もに、出力端子１３を通して主メモリ、他ＣＰＵに転送
され、対応する参照覆歴ビツトのりセツトが行われる。
同時に、この時ラツチ回路１７はセツトされ、又、カウ
ンタ１４の歩進が開始される。このカウンタ１４の内容
はセレクタ１５、アドレスレジスタ３を経てバツフアア
ドレスアレイ４に与えられるため、カウンタ１４の歩進
動作に対応して、バツフアアドレスアレイ４に登録され
ているアドレスがＯ番のロウ位置から順次読み出される
。このバツフアアドレスアレイ４から読み出されたアド
レスはセレクタ１６を通して各比較回路１１，１２に入
力され、それぞれレジスタ９，１０に格納されたアドレ
スと比較される。比較回路１１，１２の比較結果が共に
否の場合、即ち、バツフアアドレスアレイ４の読出しア
ドレスがレジスタ９，１０の内容に一致するか、その範
囲に含まれる場合には、バツフアアドレスアレイ４及び
バツフアメモリ５の該当エントリを無効にする。なお、
いまの場合は、レジスタ９，１０には同じ内容が格納さ
れているため、これらレジスタ９，１０の内容に一致す
るかどうかだけに注目すればよく、レジスタ９，１０の
範囲に含まれるかどうかが問題となるのは、後述する様
に、カウンタ１４がオーバーフローする前に次のＲＲＢ
命令が出された場合である。上記ラツチ回路１７のセツ
トを行なつた時点で次の命令の実行を始め、その命令に
伴うアドレス（上位アドレス）がアドレスレジスタ２に
セツトされた場合、そのアドレスがレジスタ９，１０の
内容と等しいか、あるいはレジスタ９，１０の内容で示
される範囲に含まれるかを比較回路１１，１２で監視し
、等しい場合あるいは範囲に含まれる場合には、たとえ
注目するデータがバツフアメモリ５にあつても、アドレ
スレジスタ２のアドレスを出力端子１３を通して主メモ
リに与え、直接主メモリヘアクセスを行わせる。
、アドレスレジスタ２に上位アドレス、アドレスレジス
タ３に下位アドレスがそれぞれセツトされたとする。ア
ドレスレジスタ３の内容でバツフアアドレスアレイ４と
バツフアメモリ５のロウ位置が指定され、該当ロウに登
録されているアドレス、データが読み出される。比較回
路６はバツフアアドレスアレイ４から読み出されたアド
レスとアドレスレジスタ２のアドレスとを比較し、一致
すると一致信号をセレクタ７に送出する。これにより、
セレクタ７はバツフアメモリ５から読み出されたデータ
を選択して出力端子８へ送出する。もし、アドレスレジ
スタ２のアドレスとバツフアアドレスアレイ４のアドレ
スとが一致しない場合は、アドレスレジスタ２のアドレ
スを出力端子１３を通して主メモリに与え、主メモリか
ら目的のデータを得ることになる。次にＲＲＢ命令が発
行された場合の動作を説明する。レジスタ９，１０の有
効性を示すラツチ回路１７がりセツトされている時にＲ
ＲＢ命令が実行されると、入力端子１を経てアドレスレ
ジスタ２にセツトされたＲＲＢ命令内の参照覆歴ビツト
リセツトアドレスはレジスタ９，１０に格納されるとと
もに、出力端子１３を通して主メモリ、他ＣＰＵに転送
され、対応する参照覆歴ビツトのりセツトが行われる。
同時に、この時ラツチ回路１７はセツトされ、又、カウ
ンタ１４の歩進が開始される。このカウンタ１４の内容
はセレクタ１５、アドレスレジスタ３を経てバツフアア
ドレスアレイ４に与えられるため、カウンタ１４の歩進
動作に対応して、バツフアアドレスアレイ４に登録され
ているアドレスがＯ番のロウ位置から順次読み出される
。このバツフアアドレスアレイ４から読み出されたアド
レスはセレクタ１６を通して各比較回路１１，１２に入
力され、それぞれレジスタ９，１０に格納されたアドレ
スと比較される。比較回路１１，１２の比較結果が共に
否の場合、即ち、バツフアアドレスアレイ４の読出しア
ドレスがレジスタ９，１０の内容に一致するか、その範
囲に含まれる場合には、バツフアアドレスアレイ４及び
バツフアメモリ５の該当エントリを無効にする。なお、
いまの場合は、レジスタ９，１０には同じ内容が格納さ
れているため、これらレジスタ９，１０の内容に一致す
るかどうかだけに注目すればよく、レジスタ９，１０の
範囲に含まれるかどうかが問題となるのは、後述する様
に、カウンタ１４がオーバーフローする前に次のＲＲＢ
命令が出された場合である。上記ラツチ回路１７のセツ
トを行なつた時点で次の命令の実行を始め、その命令に
伴うアドレス（上位アドレス）がアドレスレジスタ２に
セツトされた場合、そのアドレスがレジスタ９，１０の
内容と等しいか、あるいはレジスタ９，１０の内容で示
される範囲に含まれるかを比較回路１１，１２で監視し
、等しい場合あるいは範囲に含まれる場合には、たとえ
注目するデータがバツフアメモリ５にあつても、アドレ
スレジスタ２のアドレスを出力端子１３を通して主メモ
リに与え、直接主メモリヘアクセスを行わせる。
一方、カウンタ１４がオーバーフローしないうちに、即
ち、バツフアアドレスアレイ４の全エントリの探索が終
了しないうちに、次のＲＲＢ命令が出された場合には、
その時点でカウンタ１４をりセツトすると＼もに、アド
レスレジスタ２にセツトされた該ＲＲＢ命令の指定する
参照覆歴ビツト・りセツトアドレスがレジスタ９にすで
に格納されているアドレスより更に小さいか、あるいは
レジスタ１０に格納されているアドレスより更に大きい
かどうかを比較回路１１，１２によつて比較し、もしア
ドレスレジスタ２のアドレスがレジスタ９の内容より小
さい場合は、該レジスタ９の内容をアドレスレジスタ２
のアドレスで置き換え、同様に、アドレスレジスタ２の
アドレスがレジスタ１０の内容より大きい場合は、レジ
スタ１０の内容をアドレスレジスタ２のアドレスで置き
換える。
ち、バツフアアドレスアレイ４の全エントリの探索が終
了しないうちに、次のＲＲＢ命令が出された場合には、
その時点でカウンタ１４をりセツトすると＼もに、アド
レスレジスタ２にセツトされた該ＲＲＢ命令の指定する
参照覆歴ビツト・りセツトアドレスがレジスタ９にすで
に格納されているアドレスより更に小さいか、あるいは
レジスタ１０に格納されているアドレスより更に大きい
かどうかを比較回路１１，１２によつて比較し、もしア
ドレスレジスタ２のアドレスがレジスタ９の内容より小
さい場合は、該レジスタ９の内容をアドレスレジスタ２
のアドレスで置き換え、同様に、アドレスレジスタ２の
アドレスがレジスタ１０の内容より大きい場合は、レジ
スタ１０の内容をアドレスレジスタ２のアドレスで置き
換える。
その後、カウンタ１４の歩進を開始し、バツフアアドレ
スアレイ４のアドレスを順次読み出し、これとレジスタ
９，１０の内容とを比較回路１１，１２で比較していく
が、カウンタ１４がオーバーフローしないうちに再びＲ
ＲＢ命令が出された場合にはカウンタ１４をりセツトし
、上記レジスタ９，１０で示される範囲の更新を行つた
後、カウンタ１４の歩進を開始して、バツフアアドレス
アレイ４、バツフアメ″モリ５の探索・無効化を最初か
らやり直す。このようにして一連のＲＲＢ命令の最後の
ＲＲＢ命令が実行され、カウンタ１４がオーバーフロー
した時、レジスタ９，１０及びカウンタ１４をクリアす
る。図示の実施例はＲＲＢ命令が実行された時、レジス
タ９，１０の範囲で示されるバツフアメモリ５の該当エ
ントリのみを無効化する例であるが、一連のＲＲＢ命令
の最後のＲＲＢ命令が出されたことをカウンタ１４がオ
ーバーフローすることにより検出し、この時点でバツフ
アアドレスアレイ４、バツフアメモリ５の全エントリを
無効化しても、所期の目的は達成される。
スアレイ４のアドレスを順次読み出し、これとレジスタ
９，１０の内容とを比較回路１１，１２で比較していく
が、カウンタ１４がオーバーフローしないうちに再びＲ
ＲＢ命令が出された場合にはカウンタ１４をりセツトし
、上記レジスタ９，１０で示される範囲の更新を行つた
後、カウンタ１４の歩進を開始して、バツフアアドレス
アレイ４、バツフアメ″モリ５の探索・無効化を最初か
らやり直す。このようにして一連のＲＲＢ命令の最後の
ＲＲＢ命令が実行され、カウンタ１４がオーバーフロー
した時、レジスタ９，１０及びカウンタ１４をクリアす
る。図示の実施例はＲＲＢ命令が実行された時、レジス
タ９，１０の範囲で示されるバツフアメモリ５の該当エ
ントリのみを無効化する例であるが、一連のＲＲＢ命令
の最後のＲＲＢ命令が出されたことをカウンタ１４がオ
ーバーフローすることにより検出し、この時点でバツフ
アアドレスアレイ４、バツフアメモリ５の全エントリを
無効化しても、所期の目的は達成される。
この場合、レジスタ９，１０によるアドレス範囲の更新
は不要で、ＲＲＢ命令が出される毎にカウンタ１４のり
セツト、再起動を行うだけでよい。たマし、例えばＲＲ
Ｂ命令が連続して出されたときにセツトされるラツチを
設け、このラツチの出力とカウンタ１４のオーバーフロ
ー出力とのアンド条件をとる必要がある。以上説明した
ように、本発明によれば、ＲＲＢ命令の実行時にバツフ
アメモリ内の該当エントリの探索・無効化処理を行うた
め、該当プロツクに対する少くとも最初のアクセスは主
メモリから行われ、その際主メモリの該当参照覆歴ビツ
トがセツトされることにより、以後、バツフアメモリか
ら目的の命令あるいはデータを得ても、主メモリの該当
参照覆歴ビツトをセツトしに行く必要はなく、処理時間
を短縮できる。
は不要で、ＲＲＢ命令が出される毎にカウンタ１４のり
セツト、再起動を行うだけでよい。たマし、例えばＲＲ
Ｂ命令が連続して出されたときにセツトされるラツチを
設け、このラツチの出力とカウンタ１４のオーバーフロ
ー出力とのアンド条件をとる必要がある。以上説明した
ように、本発明によれば、ＲＲＢ命令の実行時にバツフ
アメモリ内の該当エントリの探索・無効化処理を行うた
め、該当プロツクに対する少くとも最初のアクセスは主
メモリから行われ、その際主メモリの該当参照覆歴ビツ
トがセツトされることにより、以後、バツフアメモリか
ら目的の命令あるいはデータを得ても、主メモリの該当
参照覆歴ビツトをセツトしに行く必要はなく、処理時間
を短縮できる。
又、バツフアメモリの探索・無効化処理中に再度ＲＲＢ
命令が解読された場合には前回のＲＲＢ命令に伴う処理
を中断し、該当プロツクの探索・無効化の処理をおいて
きぼりにすることにより、ＲＲＢ命令が頻繁に出される
場合にも高速に処理を行える利点がある。
命令が解読された場合には前回のＲＲＢ命令に伴う処理
を中断し、該当プロツクの探索・無効化の処理をおいて
きぼりにすることにより、ＲＲＢ命令が頻繁に出される
場合にも高速に処理を行える利点がある。
図は本発明によるデータ処理方式の一実施例を示すプロ
ツク図である。 １・・・・・・アドレス入力端子、２，３・・・・・・
アドレスレジスタ、４・・・・・・バツフアアドレスア
レイ、５・・・・・・バツフアメモリ、６，１１，１２
・・・・・・比較回路、７，１５，１６・・・・・・セ
レクタ、８・・・・・・データ出力端子、９，１０・・
・・・・レジスタ、１３・・・・・・アドレス出力端子
、１４・・・・・・カウンタ、１７・・・・・・ラツチ
回路。
ツク図である。 １・・・・・・アドレス入力端子、２，３・・・・・・
アドレスレジスタ、４・・・・・・バツフアアドレスア
レイ、５・・・・・・バツフアメモリ、６，１１，１２
・・・・・・比較回路、７，１５，１６・・・・・・セ
レクタ、８・・・・・・データ出力端子、９，１０・・
・・・・レジスタ、１３・・・・・・アドレス出力端子
、１４・・・・・・カウンタ、１７・・・・・・ラツチ
回路。
Claims (1)
- 【特許請求の範囲】 １ 主メモリと、該主メモリ上の命令、データ等の写し
を格納するバッファメモリを有する中央処理装置とを具
備し、且つ、前記主メモリにその所望ブロック単位毎に
主メモリへのアクセスによりセットされるメモリ参照覆
歴ビットを設け、該ビットを参照覆歴ビットリセット命
令（以下、ＲＲＢと称する）によりリセットする機構を
有する計算機システムにおいて、前記ＲＲＢ命令の実行
に際して、該命令で指定される前記バッファメモリ内の
該当エントリの探索・無効化処理を行い、該ＲＲＢ命令
の実行以降の当該ブロックに対する最初のアクセスを主
メモリに対して行わせることにより当該メモリ参照覆歴
ビットをセットすることを特徴とするデータ処理方式。 ２ 前記探索・無効化処理中に次のＲＲＢ命令を解読す
ると、前回のＲＲＢ命令に伴う探索・無効化処理を中断
し、一連のＲＲＢ命令の最後のＲＲＢ命令実行時に一括
して前記バッファメモリの探索・無効化処理を行うこと
を特徴とする特許請求の範囲第１項記載のデータ処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55071744A JPS5953632B2 (ja) | 1980-05-29 | 1980-05-29 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55071744A JPS5953632B2 (ja) | 1980-05-29 | 1980-05-29 | デ−タ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169279A JPS56169279A (en) | 1981-12-25 |
| JPS5953632B2 true JPS5953632B2 (ja) | 1984-12-26 |
Family
ID=13469332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55071744A Expired JPS5953632B2 (ja) | 1980-05-29 | 1980-05-29 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953632B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250830A (ja) * | 2004-03-04 | 2005-09-15 | Hitachi Ltd | プロセッサおよび主記憶共有マルチプロセッサ |
-
1980
- 1980-05-29 JP JP55071744A patent/JPS5953632B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169279A (en) | 1981-12-25 |
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