JPS5953722B2 - トランジスタ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は過大電流および短絡電流による影響を防止し
たトランジスタ回路に関する。

通常良く知られているように、トランジスタはコレクタ
・エミツタ路に流れる過大電流や短絡電流に非常に敏感
である。

すなわち、過負荷状態において、このトランジスタは許
容以上のコレクタ電流により半導体領域が過熱されてし
まうので、簡単に破壊されてしまう。

この過大電流は例えば音響用の出力増幅回路に使用され
るパワー・トランジスタにおいて発生する。

また短絡電流は、リレー回路等において起こるように、
トランジスタのコレクタに結合された負荷抵抗がこのト
ランジスタの近辺に配置され得す、長いラインを介して
このトランジスタに結合される場合に、このトランジス
タ内に発生する。

この場合、リレー制御部は制御領域に配置され、リレー
は長いラインにより結線されて別の電子回路ユニットと
共に配置される。

この電子回路ユニットが電気機器のある領域に配置され
た場合には、使用トランジスタがこのトランジスタのコ
レクタ回路に偶発する短絡事故によりこのトランジスタ
が破壊されることのないようにすることが必要である。

従来においては、許容消費電力を常に所定の消費電力値
より小さく抑えるように、即ち、出力用トランジスタに
流れるコレクタおよびエミッタ電流を抑えるように、適
当な電流制限回路を使用することにより音響用増幅器の
出力用トランジスタを過負荷から保護することは良く知
られている。

この種の従来技術は、例えば雑誌「放送およびテレビジ
ョン用受信機に関するＩＥＥＥ会報」１９７４年１１月
版、第３１１頁ないし３２０頁および第２図ないし４図
に示されている。

この電流制限技術の原理は前記トランジスタのエミッタ
回路の抵抗における電圧降下が電流制限機能を制御する
という事実に基いている。

前述の雑誌に示されている装置は、動作電圧、制御電圧
等を印加するための多数の外部端子をもつモノリシック
に集積化されたプッシュプル・タイプの音響用増幅回路
の出力段である。

この発明の目的は過大電流および短絡電流による影響を
防止したトランジスタ回路を提供することである。

このトランジスタ回路は通常のトランジスタ素子と同様
に３端子をもち、通常のトランジスタ素子と同様に使用
される。

この条件を満足させるためには、過大電流および過負過
保護用の付加回路に付加的外部端子を介して動作電圧ま
たは制御電圧を印加することができないので、短絡電流
に対する保護機能を持たせることが難しい。

また、このトランジスタ回路は、消費電力特性を考慮し
た電流制限技術を基礎にして構成されたものである。

この電流制限技術の欠点は、ある動作状態において、短
絡回路が除去された後に、このトランジスタに対して２
つの動作ポイントが存在してしまうことである。

一方の動作ポイントは望ましくないものである。

このように、この発明は通常良く知られたところのエミ
ッタ回路に測定抵抗をもつ回路を基礎に置いて成された
ものであるが、目的を達成するのに従来とは別の手段が
取られている。

ドイツ特許公告公報Ａ；、２０４０４羽および２３４６
５７９において、過負荷または短絡事故等の場合に、保
護すべきトランジスタを回路から切離す技術が示されて
いる。

しかし両技術とも、この発明とは異った方法で問題解決
にアプローチしている。

特にこの両技術においては、保護回路およびブロック回
路は固有の電源を必要とする。

以下、図面を参照してこの発明の実施例に係るトランジ
スタ回路を説明する。

第１図において、過大電流および短絡電流による影響か
ら保護されたトランジスタＴｒが示されている。

この）ヘランジスタのエミッタＥ′および斗ランジスタ
回路Ｔの外部エミッタ端子Ｅ間には抵抗Ｗが結合されて
いる。

このトランジスタ回路Ｔのケース７は破線で示されてい
る。

トランジスタＴｒのベースＢ′に対する制御信号は外部
ベース端子Ｂに印加され、定電流源２を介してベースＢ
′に結合される。

外部エミッタ端子および外部ベース端子間に結合されて
いるのは、例えば、少なくとも１つの順方向にバイアス
されるタイオード、少なくとも１つのツェナー・ダイオ
ードまたは両ダイオードの組合せにより構成された定電
圧素子１である。

この定電圧素子１により、トランジスタＴｒの保護回路
の個々のユニットに必要とされる動作電圧Ｕが得られる
。

トランジスタＴｒのエミッタＥ′は、例えばシュミット
・トリガ回路、−入力端が定電位に保たれた差動増幅器
または双安定スレショルド回路として設計されたスレシ
ョルド回路３の入力端に結合されている。

このスレショルド回路３のトランジスタのベース・エミ
ッタ間電圧をスイッチング用スレショルド電圧として使
用し得ることが１つの特徴である。

また、このスレショルド回路３は最初にトランジスタＴ
ｒのエミッタ・コレクタ間に流れる電流を通常の方法で
制限し、即ちトランジスタＴｒのベース回路に与える影
響を制限しくこの機能は破線で示されている）、電流制
限動作の開始と同時にフリップ・フロップ４のセット入
力端子Ｓに信号を印加する。

このスレショルド回路３の出力信号はフリップ・フロッ
プ４のセット端子Ｓの状態を制御する。

フリップ・フロップ４のＱ出力端子か゛ロジック・ゲー
ト回路５の入力端に結合され、フリップ・フロップ４の
この出力信号または別の出力信号が遅延回路６の入力端
に結合される。

この遅延回路６の出力信号はフリップ・フロップ４のリ
セット端子Ｒおよびロジック・ゲート回路５の別の入力
端の状態を制御する。

遅延回路６として、Ｎ個の直列結合されたインバータ段
が特に適している。

このインバータ段の数Ｎは所望の遅延時間により定めら
れる。

このインバータ段にコレクタ負荷抵抗として定電流源を
設けると都合が良い。

消費電力に関する限り、この発明が低、中、高出力用１
〜ランジスタに応用可能なので、Ｉ・ランジスタＴｒに
対するトランジスタ回路の広範囲な変更が可能である。

この発明においては、通常相補型プッシュプル出力段に
一般に使用される相補型複合トランジスタおよびターリ
ントン回路において使用されるトランジスタ等の複合ｌ
・ランジスタを保護するためにも使用される。

このトランジスタ回路をスイッチングトランジスタとし
て使用する場合には、外部ベース端子Ｂに印加される信
号がスレショルド電圧をこえた直後にのみトランジスタ
Ｔｒを導通させるように、所定の臨界値をもつ定電流源
を定電流源２として使用すると非常に有利である。

この種の定電流源はドイツ特許明細書（Ａ２２３７５５
９）に示されている。

この発明の一実施例に係るトランジスタ回路のケース７
内に配置された個々の回路はトランジスタＴｒと共に、
単体または複合のモノリシック集積回路として形成され
る。

後者は、パワー・トランジスタＴｒが保護される場合に
特に有利である。

ケース７を適当な大きさに形成して、このケース内の一
部を集積化し、残部を個々の独立部品として結線するこ
とも可能である。

第２図はこの発明の一実施例に係るモノリシックに集積
化されたトランジスタ回路図を示す。

第２図においては、第１図の回路部が順次結合され、一
点鎖線により区切られ、それぞれ第１図の回路部に対応
した参照符号により示されている。

これにより、各回路部の結合関係および相互作用が明確
に示されている。

ここでは保護すべき１〜ランジスタはターリントン結合
されたトランジスタで構成されている。

このターリントン回路において、主エミツタ・コレクタ
路をもつトランジスタのベースは抵抗を介して外部エミ
ッタ端子Ｅに結合されている。

第２図に示す実施例において、定電流源２は抵抗Ｒ１に
より構成されているが、トランジスタにより構成した公
知の定電流源を使用しても良い。

第２図のスレショルド回路３はトランジスタＴ３１、Ｔ
３２およびこのトランジスタＴ３１．Ｔ３２に対して相
補的に結合され、定電流源として結合されたトランジス
タＴ３３．Ｔ３４を備えている。

トランジスタＴ３１のエミッタはトランジスタ回路Ｔｒ
のエミッタ端子Ｅ′に結合され、コレクタはトランジス
タＴ３３のコレクタに結合されている。

トランジスタＴ３２は外部エミッタ端子Ｅに結合された
エミッタを有し、コレクタおよびベースが結合されてい
るのでダイオードとして動作する。

このトランジスタＴ３２のコレクタおよびベースの結合
部はトランジスタＴ３４のコレクタおよびトランジスタ
Ｔ３１のベースに結合されている。

第２図のフリップ・フロップ回路４は２個のクロス結合
されたＮＯＲゲートから成るＲＳフリップ・フロップに
より構成されている。

このフリップ・フロップ回路４はＮＯＲゲートＲＳフリ
ップ・フロップ回路として知られている〔「バルボ（Ｖ
ａｌｖｏ）の報告書、１９６７年１２月版、第１４９頁
〜第１羽頁、特に１５１頁、１６１頁および１６２頁を
参照〕。

ＲＳフリップ・フロップ回路４の２個のＮＯＲゲートは
それぞれ、トランジスタＴ４１．Ｔ４２およびＴ４３．
Ｔ４４を備えている。

このトランジスタＴ４１．Ｔ４２およびＴ４３．Ｔ４４
のエミッタ・コレクタ路は並列に結合され、各トランジ
スタのエミッタは外部エミッタ端子に結合されている。

トランジスタＴ４１およびＴ４３は制御用トランジスタ
で、トランジスタＴ４２およびＴ４４はＲＳフリップ・
フロップ回路４のスイッチング・トランジスタである。

各トランジスタのコレクタに負荷抵抗として結合されて
いるのは抵抗Ｒ４１およびＲ４３であり、一方のトラン
ジスタのコレクタは抵抗Ｒ４２またはＲ４４を介して他
方のトランジスタのベースに結合されている。

抵抗Ｒ４２はトランジスタＴ４１．Ｔ４２のコレクタを
スイッチング・トランジスタＴ４４のベースに結合し、
抵抗Ｒ４４はトランジスタＴ４３．Ｔ４４のコレクタを
スイッチング・トランジスタＴ４２のゝ−スに結合して
°゛る・ １制御用トランジスタＴ４１のベース
はインプットＳとして示され、制御用トランジスタＴ４
３のベースはインプラ）Ｒとして示されている。

第２図の実施例においては、ＮＰＮｌ−ランジスタＴｒ
が保護されているので、正の供給電圧Ｕが必要とされ、
従って、保護用およびブロッキング用回路の能動部に対
するＮＰＮ）ランジスタが必要とされる。

これにより、トランジスタＴ４１．Ｔ４３のスレショル
ド電圧より大きな信号は、ＲＳフリップ・フロップ回路
４の現在の状態がＳ端子またはＲ端子に印加された正の
入力信号の影響を定めるように、このＲＳフリップ・フ
ロップ回路４の状態を変化させる。

この実施例において、出力端子Ｑは、入力端子Ｓに現わ
れ、ＲＳフリップ・フロップ回路４の状態を変化させる
信号に応動してスイッチング・トランジスタＴ４４およ
び制御用トランジスタＴ４３の相互に結合されたコレク
タに正の信号を送るものである。

このように、トランジスタＴ４１．Ｔ４２の共通コレク
タは出力端子Ｑを反転した出力端子Ｑとなる。

入力端子Ｓに結合されているのは、スレショルド回路３
のトランジスタＴ３１のコレクタである。

第２図に示す実施例において、ＲＳフリップ・フロップ
回路が使用され、スレショルド回路３が応動動作した時
にトランジスタＴｒのベースＢ′がカットオフされるの
で゛、ロジック・ゲート回路５はトランジスタＴ５１．
Ｔ５２を備えたＮＯＲゲート回路により構成される。

このトランジスタＴ５１およびＴ５２のエミッタ・コレ
クタ路は並列に結合され、各エミッタは外部エミッタ端
子Ｅに結合され、各コレクタはトランジスタＴｒのベー
スＢ′に結合されている。

トランジスタ５１は抵抗Ｒ５１を介してＲＳフリップ・
フロップのＱ出力端子に結合されている。

遅延回路６は、定電流源用トランジスタＴ６１’、Ｔ６
２’、Ｔ６３’、Ｔ６４’、Ｔ６５’と相補的に結合さ
れたトランジスタＴ６１．Ｔ６２゜Ｔ６３．Ｔ６４．Ｔ
６５をもつ一連の直列結合されたインバータ段により構
成されている。

これらの定電流源用トランジスタのベース・エミツタ路
は並列に結合され、ベースはスレショルド回路３のトラ
ンジスタＴ３３．Ｔ３４のベースに結合されている。

このトランジスタＴ３３．Ｔ３４のベース・エミツタ路
も並列に結合されている。

またこれらの定電流源用トランジスタの共通ベースは、
ベースとコレクタが結合されたトランジスタＴ６６のコ
レクタ・エミツタ路を介して外部エミッタ端子Ｅに結合
されている。

この遅延回路６の定電流源用トランジスタのエミッタは
抵抗Ｒ６１を介してスレショルド回路３の定電流源用ト
ランジスタのエミッタに結合されている。

この後者のエミッタは抵抗Ｒ３１を介して外部ベース端
子Ｂに結合されている。

個々のインバータ段におけるトランジスタの各コレクタ
は図から明らかなように、後段のトランジスタのベース
に結合されると共に、対応する定電流源用トランジスタ
のコレクタに結合されている。

インバータ段トランジスタＴ６１のベースは抵抗Ｒ６２
を介してＲＳフリップ・フロップ回路４のＱ出力端子に
結合されている。

最終段のインバータ・トランジスタＴ６５のコレクタは
抵抗Ｒ５２を介してＮＯＲゲート回路Ｔ５１．Ｔ５２、
即ちトランジスタ５２のベースに結合されると共に、抵
抗Ｒ４５を介してＲＳフリップ・フロップ回路４の入力
端子Ｒに結合されている。

遅延回路の段数は第２図に示す実施例においては奇数で
あるが、ＲＳフリップ・フロップ回路４のＱおよびＱ出
力端子を適当にセットし、異なったロジック・ゲート回
路５を使用することにより、このインバータ段の数を偶
数にすることも可能である。

第２図に示す実施例において、定電圧素子１は３個のダ
イオード結合されたトランジスタＴ１１、Ｔ１２．Ｔ１
３および付加トランジスタＴ１４を備えている。

このトランジスタＴｌ １．Ｔ１２、Ｔ１３はベース・
コレクタの結合部を介して相互にダイオード結合されて
いる。

トランジスタＴ１３のエミッタは抵抗Ｒ１１を介して外
部エミッタ端子Ｅに結合され、トランジスタＴ１１のコ
レクタは外部ベース端子Ｂに結合されている。

抵抗Ｒ１１は外部ベース端子Ｂに結合されたコレクタを
もつトランジスタＴ１４のベース・エミツタ路によりシ
ャントされている。

このように、主安定化電流はトランジスタＴ１４を介し
て流れる。

一方、トランジスタＴｌ １．ＴＩ ２．Ｔ１３にはト
ランジスタＴ１４のベース電流のみが流れ、この電流は
抵抗Ｒ１１に流れる。

第３図は第２図のスレショルド回路３を改良したもので
ある。

第２図のトランジスタＴ３１およびＴ３２が抵抗Ｗに関
して位置交換され、これらのトランジスタに相補的に結
合されたトランジスタＴ３６がこのスレショルド回路３
の入口側に挿入されている。

ダイオード結合されたトランジスタＴ３２に対応するト
ランジスタ３２′のエミッタがトランジスタＴｒのエミ
ッタＥ′に結合されている。

トランジスタ３１に対応するトランジスタ３１′のエミ
ッタは外部エミッタ端子Ｅに結合され、コレクタはトラ
ンジスタＴ３６のベースに結合されている。

このトランジスタＴ３６のエミッタはトランジスタのベ
ースＢ′に結合され、コレクタは抵抗Ｒ３２を介して外
部エミッタ端子Ｅに結合されると共に、ＲＳフリップ・
フロップ回路４の入力端Ｓに結合されている。

以下に、第２図および４図を参照しながら、この発明の
一実施例に係るトランジスタ回路の動作を説明する。

定格電流■。

が上昇し始めると、電流■が流れる抵抗Ｗの両端間に現
われる電圧はスレショルド回路３のスレショルド電圧よ
り大きくなる。

このスレショルド電圧は最大許容電流■２を考慮してあ
らかじめ定められている。

こうして、ＲＳフリップ・フロップ回路４の入力端子Ｓ
はこのフリップ・フロップ回路４の状態切換を行うのに
充分な大きさの入力信号を受入することになる。

またこのスレショルド電圧はスレショルド回路３のトラ
ンジスタＴ３１およびＴ３２０ベース・エミッタ間のス
レショルド電圧の差により定められる。

この差は、トランジスタＴ３１．Ｔ３２のエミッタの面
積を適当に設定したり、トランジスタＴ３３、Ｔ３４か
らの定電流を調整することにより適当なイ直にセットさ
れる。

ＲＳフリップ・フロップ回路４のスイッチング遅延時間
（ｔ２ｔ１）およびＮＯＲゲートのスイッチング遅延時
間（ｔ３ｔ２）の和により、トランジスタＴｒおよび抵
抗Ｗを流れる電流が短時間のうちに短絡電流■□まで増
加し、この後ゼロまで減少する。

この様子が第４ａ図に示されている。第４ｂ図に示され
るように、トランジスタＴｒに流れる電流■のカットオ
フと同時にＲＳフリップ・フロップ回路４の入力端子Ｓ
に印加された信号がゼロになる。

第４Ｃ図はＲＳフリップ・フロップ回路４のＱ出力端子
から取出される出力信号を示す。

この出力信号はスイッチング遅延時間（ｔ２ｔ１）の経
過後に正の値を示す。

Ｑ出力端子からの反転出力信号は遅延回路６を通過して
、遅延時間ｔＶ（＝ｔ４−ｔ２）をもって反転信号とし
て（インバータ段が奇数個のため） ＲＳフリップ・フ
ロップ回路４の入力端子Ｒに印加される。

遅延時間（ｔ２ｔｚ）が経過すると、このフリップ・フ
ロップ回路４の状態が変更される。

この様子が第４ｄ図および４Ｃ図に示されている。

ＲＳフリップ・フロップ回路４の亘出力端子から取出さ
れる出力信号は遅延回路６により時間ｔヤたけ遅延され
るので、端子Ｒへの入力信号は時間ｔ５においてゼ゛口
になる。

これにより、ＮＯＲゲ゛−ト５の出力信号が上昇し、ト
ランジスタＴｒが導通状態になる。

このように、電流■は短絡電流■はで繰返し上昇し、タ
ーン・オフ機構が新たに動作する。

従って、短絡後のターン・オン動作は遅延回路６の遅延
時間の２倍の時間が経過した後に起こる。

更に、第４図は、遅延時間のｔＶが経過した後に、短絡
回路が除去されたので、トランジスタＴｒが通常動作状
態に戻されることを示す。

第４図の右側に示されれるように、人力信号Ｒが高レベ
ルから低レベルに移る時にトランジスタＴｒはターンオ
ンされ、電流Ｉ。

が再び流れる。モノリシック集積回路を使用したトラン
ジスタ回路において、ＲＳフリップ・フロップ回路４は
約１００ｎＳのスイッチング時間（ｔ２ｔ１）をもち、
ＮＯＲゲー１〜５も約１００ｎＳのスイッチング時間（
ｔ３−ｔ２）をもつ。

遅延回路６の遅延時間ｔｖは約５０μｓにセットされて
いる。

これにより、このトランジスタ回路に自動的に発生する
再閉成用パルスに対して約１ＱｋＨｚの周波数が使用可
能で、スイッチング時間（ｔ２ｔ１）および（ｔ３ｔ２
）は遅延時間ｔＶと比較して無視し得る値となる。

この周波数の再閉成用パルスにより、この１ヘランジス
タ回路は短絡回路または過負荷状態がまだ存在している
か否かを検査する。

第３図に示したスレショルド回路３において、トランジ
スタＴ３１およびＴ３２のベース・エミッタ間電圧の差
はスレショルド電圧として使用される。

抵抗Ｗにおける電圧降下がこのスレショルド電圧より大
きくなると、Ｉ−ランジスタＴｒのベースＢ′がコレク
タ・エミッタ電流を制限する電圧に結合されると共に、
ＲＳフリップ・フロップ回路４の制御入力端子Ｓに、タ
ーン・オフ動作を開始する信号が印加される。

これにより、ＲＳフリップ・フロップ回路の遅延時間経
過後、Ｉ・ランジスタＴｒのベースＢ′がしゃ断される
。

このように、ＲＳフリップ・フロップ回路および゛ＮＯ
Ｒゲー１〜の短いスイッチング時間中において、トラン
ジスタＴｒが破壊から保護される。

フリップ・フロップ回路のかわりに、ゲート電極により
０Ｎ−ＯＦＦ制御されるサイリスタ、例えばテトロード
を使用することが可能である。

この場合、第４図に示した動作と同様の動作が得られる
ように、インバータ段の数およびロジック・ゲ−ｌ−の
種類を定めることが必要である。

【図面の簡単な説明】 第１図はこの発明の一実施例に係るトランジスタ回路の
ブロック図、第２図は第１図に示したトランジスタ回路
をモノリシック集積化した回路図、第３図は第２図に示
したトランジスタ回路に使用されるスレショルド回路の
変形例、および第４図は第２図に示したトランジスタ回
路の動作説明図で゛ある Ｔｒ・・・・・・保護すべきトランジスタ、Ｅ、 Ｂ
、 Ｃ・・・・・・外部端子、１・・・・・・定電圧素
子、２・・・・・・定電流源、３・・・・・・スレショ
ルド回路、４・・・・・・フリップ・フロップ回路、５
・・・・・・ロジック・ゲート回路、６・・・・・・遅
延回路。

Claims (1)

1. 【特許請求の範囲】 １ 動作時において主電流路における過大電流による影
   響を防止するために、３個の外部端子をもつトランジス
   タ回路において、このトランジスタ回路の保護すべきト
   ランジスタのエミッタが第１抵抗を介して第１外部端子
   に結合され、このトランジスタのコレクタが第２外部端
   子に結合され、第３外部端子が電圧安定化素子を介して
   前記第１外部端子に結合されると共に、定電流源を介し
   て前記トランジスタのベースに結合され、前記トランジ
   スタのエミッタにはスレショルド回路が結合され、この
   スレショルド回路の出力端子にはロジック・ゲート回路
   の第１入力端子に結合された第１出力端子および遅延回
   路の出力端子に結合された第２出力端子をもつフリップ
   ・フロップ回路のセット入力端が結合され、前記遅延回
   路の出力端子が前記フリップ・フロップ回路のリセット
   入力端および前記ロジック・ゲート回路の第２入力端に
   結合され、前記ロジック・ゲート回路の出力端が保護す
   べきトランジスタのベースに結合され、動作時に前記第
   １および第３外部端子間に現われる電圧が前記スレショ
   ルド回路、フリップ・フロップ回路、遅延回路、定電流
   源、およびロジック・ゲート回路の動作電圧として使用
   されることを特徴とするトランジスタ回路。 ２ 前記各回路素子が１つのケース内に収められたとこ
   ろの特許請求の範囲第１項に記載したトランジスタ回路
   。 ３ 前記各回路素子がモノリシックに集積化された特許
   請求の範囲第１項に記載したトランジスタ回路。 ４ 前記保護すべきトランジスタがパワー・トランジス
   タであるところの特許請求の範囲第１項ないし３項のう
   ちのいずれか一項に記載されたトランジスタ回路。 ５ 前記保護すべきトランジスタがダーリントン接続さ
   れたトランジスタにより構成されているところの特許請
   求の範囲第１項ないし４項のうちのいずれか一項に記載
   されたトランジスタ回路。 ６ 前記スレショルド回路は、−入力端が定電圧に保た
   れた差動増幅器またはシュミツ１〜・ｌ・リガ回路によ
   り構成されているところの特許請求の範囲第１項ないし
   ５項のうちの一項に記載されたトランジスタ回路。 ７ 前記遅延回路はコレクタ抵抗として定電流源をもつ
   ｎ段のインバータにより構成されるところの特許請求の
   範囲第１項ないし６項のうちの一項に記載されたトラン
   ジスタ回路。 ８ 前記トランジスタのベースに結合された定電流源は
   ターン・オン臨界値をもつところの特許請求の範囲第１
   項ないし７項のうちの一項に記載されたトランジスタ回
   路。 ９ 前記スレショルド回路は電流制限回路として構成さ
   れ、このスレショルド回路の応答動作時に前記フリップ
   ・フロップ回路がセット入力状態にセットされるところ
   の特許請求の範囲第１項ないし８項のうちのいずれが一
   項に記載されたトランジスタ回路。 １０ 前記フリップ・フロップ回路はＲＳフリップ・フ
   ロップ回路により構成され、前記ロジック・ゲート回路
   はＮＯＲゲート回路により構成され、前記遅延回路は奇
   数段のインバータ回路により構成されているところの特
   許請求の範囲第１項ないし８項のうちのいずれか一項に
   記載されたトランジスタ回路。 １１ 前記トランジスタ回路は主安定化電流を通過させ
   るトランジスタおよびこのトランジスタのベース回路に
   結合された複数の順方向に直列結合されたダイオードを
   有する特許請求の範囲第１項ないし１０項のうちのいず
   れか一項に記載されたトランジスタ回路。