JPS5953923A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
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- JPS5953923A JPS5953923A JP16447882A JP16447882A JPS5953923A JP S5953923 A JPS5953923 A JP S5953923A JP 16447882 A JP16447882 A JP 16447882A JP 16447882 A JP16447882 A JP 16447882A JP S5953923 A JPS5953923 A JP S5953923A
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- bus use
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
よって接続されたデータ処理システムに関する。
バス構成をとったデータ処理システムに於ては、バスに
揺級、されたＤ数の装置”からのバス使用要求を選択し
て、バス上の唯一の装置にバスの使用権を与えるバス使
用セシ決定機構が必要でを）る。これには従来２つのバ
ス使用権決定機構が用いられてきた。１つは、ディシイ
・チェイン方式と呼ばれるものであシ、もう１つは単独
要求、巣独割肖方式と呼ばれるものである。
揺級、されたＤ数の装置”からのバス使用要求を選択し
て、バス上の唯一の装置にバスの使用権を与えるバス使
用セシ決定機構が必要でを）る。これには従来２つのバ
ス使用権決定機構が用いられてきた。１つは、ディシイ
・チェイン方式と呼ばれるものであシ、もう１つは単独
要求、巣独割肖方式と呼ばれるものである。
第１図にディシイ・チェイン方式の概略ブロック図を示
す。第１図にか・て、１はバス制御１装置、２．３〜Ｎ
はデータ処理装櫛７．２０はバス使用要求をバス制御装
置へ伝える信号線、２１，２２．２３はバス使用許可信
号を伝える通信路でいわゆるディシイ・チェインを構成
する。１３，１４，１５はＡＮＤゲー）、［１，１１，
１２は各装置のバス使用要求を保持するスリップ・フロ
ップ（以下単にＦ／Ｆ と介装Ｐ３がバス使用要求信
号を発生したとする。
す。第１図にか・て、１はバス制御１装置、２．３〜Ｎ
はデータ処理装櫛７．２０はバス使用要求をバス制御装
置へ伝える信号線、２１，２２．２３はバス使用許可信
号を伝える通信路でいわゆるディシイ・チェインを構成
する。１３，１４，１５はＡＮＤゲー）、［１，１１，
１２は各装置のバス使用要求を保持するスリップ・フロ
ップ（以下単にＦ／Ｆ と介装Ｐ３がバス使用要求信
号を発生したとする。
バス使用要求信号はドライバ１７、バス信号線２０を介
してバス制御装置１に伝えられ、バス制御装置、１はバ
ス使用許可信号を信号線２１に送出する。
してバス制御装置１に伝えられ、バス制御装置、１はバ
ス使用許可信号を信号線２１に送出する。
バス使用許可信号は装置２に於て、装置２のバス使用要
求とゲート１３で論理積をとられる。＃°−１゜ ［全装置２はバス使用要求を発生していないので、バス
使用許可信号はＡＮＤゲート１３を通シ信号線２２を介
して、装置３に伝えられる。装置、３はバス使用要求を
発生しているので、Ｆ／Ｆ１１の反転出力（Ｑ）は論理
値１ＯＮであり、バス使用許可信号はＡＮＤゲート１４
から先、すなわち装置３から先へ伝えられる事はない。
求とゲート１３で論理積をとられる。＃°−１゜ ［全装置２はバス使用要求を発生していないので、バス
使用許可信号はＡＮＤゲート１３を通シ信号線２２を介
して、装置３に伝えられる。装置、３はバス使用要求を
発生しているので、Ｆ／Ｆ１１の反転出力（Ｑ）は論理
値１ＯＮであり、バス使用許可信号はＡＮＤゲート１４
から先、すなわち装置３から先へ伝えられる事はない。
自装置がバスの使用要求を発生し、バス使用許可信号を
受は取った装置がバスの使用権を得るものである。
受は取った装置がバスの使用権を得るものである。
従ってバスの使用要求に対する傍先度はバス制御装置に
近いもの程高い。
近いもの程高い。
このディシイ・チェイン方式はハードウェア量も少く構
成も簡単である為、従来から広く用いられているが、各
装置をゲート１段づつ直列にバス使用許可信号が伝播し
て行く為、バス制御装置から離れた装置、すガわち優先
順位の低い装置程バス使用要求を発生してからバス使用
許可信号を受は取る迄の時間（以下この時間をバス・ア
クセス・タイムと呼ぶ）が余計にかかると云う欠点があ
った。
成も簡単である為、従来から広く用いられているが、各
装置をゲート１段づつ直列にバス使用許可信号が伝播し
て行く為、バス制御装置から離れた装置、すガわち優先
順位の低い装置程バス使用要求を発生してからバス使用
許可信号を受は取る迄の時間（以下この時間をバス・ア
クセス・タイムと呼ぶ）が余計にかかると云う欠点があ
った。
例えば第１図のＡＮＤゲー） １３，１４．１５の一段
当υの遅延時間は、ＴＴＬ素子であれば約１Ｏｎｓ程度
であるから、２０装置がバスに接続されていた場合、バ
ス制御装置がバス使用許可信号を送出してから最下位の
装置がバス使用許可信号を受ζ取る迄１９Ｘ １０＝１
９０ｎ８かかる事になる。
当υの遅延時間は、ＴＴＬ素子であれば約１Ｏｎｓ程度
であるから、２０装置がバスに接続されていた場合、バ
ス制御装置がバス使用許可信号を送出してから最下位の
装置がバス使用許可信号を受ζ取る迄１９Ｘ １０＝１
９０ｎ８かかる事になる。
又バス使用許可信号は、各装置のバス使用要求とゲート
されながら全装置に亘って鎖状に接続されている為、空
きスロットを設けるとこのディシイ・チェインは切回さ
れる事に晩るので、装置と装置の間に空きスロットを設
ける事はできなかった。
されながら全装置に亘って鎖状に接続されている為、空
きスロットを設けるとこのディシイ・チェインは切回さ
れる事に晩るので、装置と装置の間に空きスロットを設
ける事はできなかった。
これに対し単独要求単独割当方式の概略ブロック図を第
２図に示す。第２図に於て１はバス制御装置、２，３，
４．Ｎはデータ処理装置、３０，３１゜３２．３３はバ
ス使用要求信号線、３５，３６，３７゜３８けバス使用
許可・１ｄ号繕である。
２図に示す。第２図に於て１はバス制御装置、２，３，
４．Ｎはデータ処理装置、３０，３１゜３２．３３はバ
ス使用要求信号線、３５，３６，３７゜３８けバス使用
許可・１ｄ号繕である。
との方式は、前述したディシイ・チェイン方式と異シ、
バス上の各装置から装置毎に個々に＃独のバス使用要求
信号をバス制御装置に送出し、バス制御装置は各バス使
用要求信号をあらかじめ定められた優先順位によって優
先順位を決定し、バスの使用を割当てる装置に個別にバ
ス使用許可信号を送出する。
バス上の各装置から装置毎に個々に＃独のバス使用要求
信号をバス制御装置に送出し、バス制御装置は各バス使
用要求信号をあらかじめ定められた優先順位によって優
先順位を決定し、バスの使用を割当てる装置に個別にバ
ス使用許可信号を送出する。
この方式はバス・アクセス・タイムに関しては、バス制
御装置自身の優先順位決定に要する遅れのみで決゛ま９
、使先順位の高い装置も低い装置も一定であわ、前述し
たディシイ争チェイン方式の様にバス使用権に関して優
先順位の低い装置が特に遅くなると云う欠点はを除去さ
れる。しかしバス使用要求信号線とバス使用割当許可信
号線が装置の数だけ必要となシ、バスに接続される装置
が増加すると、バス使用権決定機構の為に使用される信
号線が多数必要となシ、前述したディシイ・チェイン方
式が装置の数にかかわシなくバス使用要求信号線とディ
シイ・チェインの１本の計２本で済むのに対し、単独要
求、単独割当方式は、バス使用権決定機構に要する信号
線数は１０台の装置があれば、要求、許可、各１０本で
計２０本、２０台の装置では計４０本となシ実装構造上
不利と力る欠点があった。
御装置自身の優先順位決定に要する遅れのみで決゛ま９
、使先順位の高い装置も低い装置も一定であわ、前述し
たディシイ争チェイン方式の様にバス使用権に関して優
先順位の低い装置が特に遅くなると云う欠点はを除去さ
れる。しかしバス使用要求信号線とバス使用割当許可信
号線が装置の数だけ必要となシ、バスに接続される装置
が増加すると、バス使用権決定機構の為に使用される信
号線が多数必要となシ、前述したディシイ・チェイン方
式が装置の数にかかわシなくバス使用要求信号線とディ
シイ・チェインの１本の計２本で済むのに対し、単独要
求、単独割当方式は、バス使用権決定機構に要する信号
線数は１０台の装置があれば、要求、許可、各１０本で
計２０本、２０台の装置では計４０本となシ実装構造上
不利と力る欠点があった。
本発明の目的は、優先順位の高い低いにかかわらず一定
のバスアクセス・タイムを与え、又単独要求単独割当方
式よシバス使用権決定機構の為の信号線数を減少させ、
又ディシイ・チェイン方式の欠点である空きスロットを
設ける事が不可能である事、及びバスの実装位置にとっ
て優先順位が固定されてしまうと云う欠点を除いたデー
タ処理システムを提供することである。
のバスアクセス・タイムを与え、又単独要求単独割当方
式よシバス使用権決定機構の為の信号線数を減少させ、
又ディシイ・チェイン方式の欠点である空きスロットを
設ける事が不可能である事、及びバスの実装位置にとっ
て優先順位が固定されてしまうと云う欠点を除いたデー
タ処理システムを提供することである。
本発明によると共通バスにより接続された複数のデータ
処理装置及びバス制御装置から構成されるデータ処理シ
ステムに於て、各データ処理装置は優先順位を准する複
数のバス使用要求信号を伝送する２本のバス使用要求信
号線と前記優先順位に対応した複数のバス使用許可信号
を伝送する２本のバス使用許可信号線を有し、前記デー
タ処理装デがバスの使用を要求する場合には、前記２本
のバス使用要求信号線の内の各１本づつにバス使用要求
信号を送出し、前記バス制御ｌ装置は要求のあったバス
使用要求信号線から最も優先順位の高いバス使用要求信
号線に対応する各１本計２本のバス使用許可信号線にバ
ス使用許可信号を送出し、バス使用要求を発生したデー
タ処理装置は２本のバス使用許可信号線のいずれからも
バス使用許可信号を受信したデータ処理装置がバスの使
用権を得るようにしたことを特徴とするデータ処理シス
テムが得られる。
処理装置及びバス制御装置から構成されるデータ処理シ
ステムに於て、各データ処理装置は優先順位を准する複
数のバス使用要求信号を伝送する２本のバス使用要求信
号線と前記優先順位に対応した複数のバス使用許可信号
を伝送する２本のバス使用許可信号線を有し、前記デー
タ処理装デがバスの使用を要求する場合には、前記２本
のバス使用要求信号線の内の各１本づつにバス使用要求
信号を送出し、前記バス制御ｌ装置は要求のあったバス
使用要求信号線から最も優先順位の高いバス使用要求信
号線に対応する各１本計２本のバス使用許可信号線にバ
ス使用許可信号を送出し、バス使用要求を発生したデー
タ処理装置は２本のバス使用許可信号線のいずれからも
バス使用許可信号を受信したデータ処理装置がバスの使
用権を得るようにしたことを特徴とするデータ処理シス
テムが得られる。
次に本発明についで図面を参照して許、畑にｈ５？、明
する。第３図は、本発明の基本的な考え方を示した原理
的のブロック図である。第３図に於て１゜２はバス制御
装置、■〜０はデータ処理装置、ＲＱＸ Ｑ〜ＲＱＸ３
．ＲＱＹＯ〜ＲＱＹ３は優先順位を有したバス敦求信号
紳、ＣＪｒＲＸ Ｑ −Ｇ ＲＸ ３ 、 ＧＲｌＹ
Ｑ〜ＧＲＹ３は几ＱＸＯ，ＲＱＸ３ 、 ：ＬもＱＹｏ
〜ＩもＱＹ３に対応したバス使用許号線であり、優先順
位はＲＱ、Ｘ □ 、 ＲＱＸ １ 。
する。第３図は、本発明の基本的な考え方を示した原理
的のブロック図である。第３図に於て１゜２はバス制御
装置、■〜０はデータ処理装置、ＲＱＸ Ｑ〜ＲＱＸ３
．ＲＱＹＯ〜ＲＱＹ３は優先順位を有したバス敦求信号
紳、ＣＪｒＲＸ Ｑ −Ｇ ＲＸ ３ 、 ＧＲｌＹ
Ｑ〜ＧＲＹ３は几ＱＸＯ，ＲＱＸ３ 、 ：ＬもＱＹｏ
〜ＩもＱＹ３に対応したバス使用許号線であり、優先順
位はＲＱ、Ｘ □ 、 ＲＱＸ １ 。
ＲＱＸ２．ＲＱＸ３．ＲＱＹＯ、ＲＱＹｌ 、ＲＱＹ２
、ＲＱＹ３の順に高い。図中の矢印は、信号の向きを
示している。
、ＲＱＹ３の順に高い。図中の矢印は、信号の向きを
示している。
今第３図中の■の装置がバス使用要求を発生したとする
。バス使用要求は同時にＲＱＸ １ 、 ＲＱＹ ｌに
送出され、Ｒ，ＱＸＩはバス制御装置１に、Ｒ・ＱＹＩ
はバス制御装置２に送られる。バス制御装置１゜２はＲ
ＱＸ １ 、 ＲＱＹ １ より上位のバス使用要求（
すなわち ＲＱＸｏ 、 ＲＱＹｏ ）が無けねば、Ｒ
ＱＸｌ。
。バス使用要求は同時にＲＱＸ １ 、 ＲＱＹ ｌに
送出され、Ｒ，ＱＸＩはバス制御装置１に、Ｒ・ＱＹＩ
はバス制御装置２に送られる。バス制御装置１゜２はＲ
ＱＸ １ 、 ＲＱＹ １ より上位のバス使用要求（
すなわち ＲＱＸｏ 、 ＲＱＹｏ ）が無けねば、Ｒ
ＱＸｌ。
ＲＱＹｌに対応したバス使用許可信号線ＧＲ・Ｘｉ。
ＧＲ，Ｙｌに信号を送出してくる６、装置■〜＠の中で
２つのバス制御装ｗ１，２からのバス使用ｔ’ｆ可信号
を受信できる装置は、この場合装置■以外には存在した
い。この様に複数のバス使用要求信号の優先順位を判定
し７、バス制御装置１，２７．＞二ＩＦのバス使用許可
信号のみを送出する外らは、２＆ｌのバス使用許可信号
を受信でき彷る装置はヶ唯１つのみ定まり、バスの使用
権を得る装置は、システム内で唯１個の装置７のみに定
まる。。
２つのバス制御装ｗ１，２からのバス使用ｔ’ｆ可信号
を受信できる装置は、この場合装置■以外には存在した
い。この様に複数のバス使用要求信号の優先順位を判定
し７、バス制御装置１，２７．＞二ＩＦのバス使用許可
信号のみを送出する外らは、２＆ｌのバス使用許可信号
を受信でき彷る装置はヶ唯１つのみ定まり、バスの使用
権を得る装置は、システム内で唯１個の装置７のみに定
まる。。
＠４図に第３図におけるバス制窮１装置の１実施例のブ
ロック図を示す６、第４図に於て、ＲＱＸＱ〜Ｒ，ＱＹ
３．ＧＲＸＱ〜ＧＲＹ３は前述したバス使用要求信号線
及びバス使用許可信号線である。
ロック図を示す６、第４図に於て、ＲＱＸＱ〜Ｒ，ＱＹ
３．ＧＲＸＱ〜ＧＲＹ３は前述したバス使用要求信号線
及びバス使用許可信号線である。
バス使用要求信号線ＲＱＸＱ〜ＲＱＸ３けレシーバ４１
．４２，４３．４４でバス制御装置に受信される。
．４２，４３．４４でバス制御装置に受信される。
ＲＱＸＯ〜几Ｑ、Ｘ３は今％ Ｌｏｗ Ｌｅｖｅｌ ’
で有意であるとすれば、レシーバ４１，４２，４３．４
４はインバータぜ）能を有するので、Ｌ／シーバの出力
は’ Ｈｉ ｇｈＬｅｖｅｌ〃で有意と麿る。Ｌ／シ−
ハ４１．４２．４３ 。
で有意であるとすれば、レシーバ４１，４２，４３．４
４はインバータぜ）能を有するので、Ｌ／シーバの出力
は’ Ｈｉ ｇｈＬｅｖｅｌ〃で有意と麿る。Ｌ／シ−
ハ４１．４２．４３ 。
４４で受信されたバス使用要求信号は、ＤタイプＦ／Ｆ
４５，４６，４７．４８へ導かれる一方ＮＯＲゲート５
７に導かれる。バス使用要求信号が受信されると、ＮＯ
Ｒゲート５７の出力は気Ｌｏｗ Ｌｅｖｅｌ〃となシ、
インバータ５８、ＡＮＤゲート５９、遅延線６０を経た
後アンプ２１からＦ／Ｆ ４５．４６ 。
４５，４６，４７．４８へ導かれる一方ＮＯＲゲート５
７に導かれる。バス使用要求信号が受信されると、ＮＯ
Ｒゲート５７の出力は気Ｌｏｗ Ｌｅｖｅｌ〃となシ、
インバータ５８、ＡＮＤゲート５９、遅延線６０を経た
後アンプ２１からＦ／Ｆ ４５．４６ 。
４７．４８のクロック信号となる。アンプ６１の出力信
号は、更に遅延ｍ６２を経てアンプ６３からＦ／Ｆ４９
，５０，５１．５２のクロック信号となる。
号は、更に遅延ｍ６２を経てアンプ６３からＦ／Ｆ４９
，５０，５１．５２のクロック信号となる。
Ｆ／ＦをカスケＬドに２段設けたのは非同期的に発生す
るバス使用要求信号ＲＱＸＱ 、 ＲＱＸ３の同期化を
計る為である。５３，５４，５５．５６はＡＮＤゲート
であシ、優先順位を定めている。第４図では、前に説明
した様に、ＲＱＸＱが最も優先順位が高く、ＲＱＸ３が
最も低くなる様にＡＮＤゲート５３，５４゜５５．５６
は組まれておシ、要求のあった信号から優先順位に従っ
てＧＲＸＱ、ＧＲＸ３の内唯１個のバス使用許可信号が
出力される。
るバス使用要求信号ＲＱＸＱ 、 ＲＱＸ３の同期化を
計る為である。５３，５４，５５．５６はＡＮＤゲート
であシ、優先順位を定めている。第４図では、前に説明
した様に、ＲＱＸＱが最も優先順位が高く、ＲＱＸ３が
最も低くなる様にＡＮＤゲート５３，５４゜５５．５６
は組まれておシ、要求のあった信号から優先順位に従っ
てＧＲＸＱ、ＧＲＸ３の内唯１個のバス使用許可信号が
出力される。
次に前述したバス・アクセス・タイムに関して本発明に
よるものと従来技術であるディシイ・チェイン方式を比
較してみる。第５図は比較の為に使用するディシイ・チ
ェイン方式のバス制御装置の１例を示す。第５図に於て
ＲＱはバス使用贋求信号線、ＧＲはバス使用詩可信号線
である。７１はレシーバ、７２はＡＮＤゲート、７３は
遅延線、７４はアンプ、７５はＤタイプＦ／）゛、７６
はアンプである。ここで本発明による第４図のバス制御
装置と従来のディシイ・チェイン方式のバス制御装置に
於て、バス制御装置がバス使用要求信号（ＲＱ又はＲＱ
ＸＱ〜Ｒ，ＱＸ３）を受信してからバス使用許可信号（
ＧＲ又はＧＲＸＱ〜ＧＲ，Ｘ３）を送出する迄の時間を
比較してみる。令弟４図と第５図の回路をＴＴＬ素子で
構成するとすれば、 ・レシーバの遅延（第４図の４１．４２，４３，４４、
第５図（７）７１ ） ： １Ｑ
ｎｓ・ＡＮＤゲートの遅延（第４図の５９及び５３゜５
４．５５，５６、第５図０７２） ：９ｎＳ・Ｆ
／Ｆの遅延（第４図の４５．４６，４７，４８，４９゜
５０．５１，５２、第５図（７）７５） ：１１
ｎＳ、’ＮＯＲゲートの遅延（第４図の５７）：９ｎｓ
−アンプの遅延（第４図の６１．６３、第５図の７４．
７６） ： ９ｎ８・遅
延線の遅延（第４図の６０．第５図の７３）： ２０ｎ
Ｓ ・遅延線の遅延（第４図の６２ ） ： ５０ｎ
Ｓ・インバータの遅延（第４図の５８） ： ７ｎ
８とすれば、従来技術であるディシイ・チェイン方式の
バス制御装置の遅延（第５図）は６８ｎＳ、本発明によ
るバス制御装置の遅延（第４図）は１４３ｎ８となる。
よるものと従来技術であるディシイ・チェイン方式を比
較してみる。第５図は比較の為に使用するディシイ・チ
ェイン方式のバス制御装置の１例を示す。第５図に於て
ＲＱはバス使用贋求信号線、ＧＲはバス使用詩可信号線
である。７１はレシーバ、７２はＡＮＤゲート、７３は
遅延線、７４はアンプ、７５はＤタイプＦ／）゛、７６
はアンプである。ここで本発明による第４図のバス制御
装置と従来のディシイ・チェイン方式のバス制御装置に
於て、バス制御装置がバス使用要求信号（ＲＱ又はＲＱ
ＸＱ〜Ｒ，ＱＸ３）を受信してからバス使用許可信号（
ＧＲ又はＧＲＸＱ〜ＧＲ，Ｘ３）を送出する迄の時間を
比較してみる。令弟４図と第５図の回路をＴＴＬ素子で
構成するとすれば、 ・レシーバの遅延（第４図の４１．４２，４３，４４、
第５図（７）７１ ） ： １Ｑ
ｎｓ・ＡＮＤゲートの遅延（第４図の５９及び５３゜５
４．５５，５６、第５図０７２） ：９ｎＳ・Ｆ
／Ｆの遅延（第４図の４５．４６，４７，４８，４９゜
５０．５１，５２、第５図（７）７５） ：１１
ｎＳ、’ＮＯＲゲートの遅延（第４図の５７）：９ｎｓ
−アンプの遅延（第４図の６１．６３、第５図の７４．
７６） ： ９ｎ８・遅
延線の遅延（第４図の６０．第５図の７３）： ２０ｎ
Ｓ ・遅延線の遅延（第４図の６２ ） ： ５０ｎ
Ｓ・インバータの遅延（第４図の５８） ： ７ｎ
８とすれば、従来技術であるディシイ・チェイン方式の
バス制御装置の遅延（第５図）は６８ｎＳ、本発明によ
るバス制御装置の遅延（第４図）は１４３ｎ８となる。
本発明のバス制御装置は複数のバス使用要求信号の同期
化を計る為、バス制御装置そのものの遅延は従来のディ
シイ・チェイン方式に劣る。しかし各装置がバス使用要
求信号を発生してからバス使用許可信号を受信する迄の
時間は、従来のディシイ・チェイン方式（第１図、第５
図）は、〔バス制御装置の遅延） 十（Ｎ−１）Ｘ１０
ｎ８ （１）であシ、本発明では一婢１； 〔バス制御装置の遅延）＋９ｎ８ （２）で与え
られる。
化を計る為、バス制御装置そのものの遅延は従来のディ
シイ・チェイン方式に劣る。しかし各装置がバス使用要
求信号を発生してからバス使用許可信号を受信する迄の
時間は、従来のディシイ・チェイン方式（第１図、第５
図）は、〔バス制御装置の遅延） 十（Ｎ−１）Ｘ１０
ｎ８ （１）であシ、本発明では一婢１； 〔バス制御装置の遅延）＋９ｎ８ （２）で与え
られる。
尚（１）式に於てディシイ・チェインを構成するＡＮＤ
ゲート（第１図の１３．１４．１５ ）の遅延を１０ｎ
ｓ とし、Ｎは装置数である。また（２）式に於て２
項目の数値９ｎ８ は、バス使用許可信号を得る為に
はＧＲＸＱ〜ＧＲＸ３とＧＲＹＱ〜ＧＲＹ３の論理積を
各装置で取る為によるＡＮＤゲートの遅延である。（こ
れは後述する様に第７図の８８のＡＮＤゲートである。
ゲート（第１図の１３．１４．１５ ）の遅延を１０ｎ
ｓ とし、Ｎは装置数である。また（２）式に於て２
項目の数値９ｎ８ は、バス使用許可信号を得る為に
はＧＲＸＱ〜ＧＲＸ３とＧＲＹＱ〜ＧＲＹ３の論理積を
各装置で取る為によるＡＮＤゲートの遅延である。（こ
れは後述する様に第７図の８８のＡＮＤゲートである。
）
１６台の装置について比較した結果を第６図に示す。第
６図に示す様に装置数が１０台を赳える付近から本発明
によるものが従来のディシイ・チェイン方式よりバス・
アクセス・タイムが短縮されている。
６図に示す様に装置数が１０台を赳える付近から本発明
によるものが従来のディシイ・チェイン方式よりバス・
アクセス・タイムが短縮されている。
なお単独要求単独割当方式のバス制御装置は本発明の１
実施例である第４図のバス制御装置に装置の数だけバス
使用要求信号及びバス使用Ｗ「可信号に対する回路を増
加しただけであるので、単独要求単独割当方式のバス・
アクセス・タイムは本発明に於ける時間と同一である。
実施例である第４図のバス制御装置に装置の数だけバス
使用要求信号及びバス使用Ｗ「可信号に対する回路を増
加しただけであるので、単独要求単独割当方式のバス・
アクセス・タイムは本発明に於ける時間と同一である。
本発明のバス・アクセス・タイムは第６図に示した様に
従来技術のディシイ・チェイン方式に比較して高い優先
順位を持った装置に於ては不利である。しかしデータ処
理システムに於て高いバス使用ｍ優先順位を有する装置
は通常ファイル系の装置であるが、これらの装置は転送
速度は大きいが、通常プルツク転送で山シ、バスを使用
するか否かはあらかじめ早い時刻に判定てき、バス使用
要求信号を発生してからバス使用許可信号を受ダ取る迄
の時間を他の処理とオーバーラツプさせる事が比較的容
易である。これに対してＣＰＵ（中央処理装Ｗ）等は、
通常バス使用要求の優先順位に於ては、最下位に置かれ
るのが普通でおる。しかしＣＰＵがバスを介して他の装
置と転送を必要とするか否かは、ＣＰＵの実行する命令
の種類によって異なシ、バス使用要求を行ってからバス
使用許可信号が到達する迄の時間をあらかじめ予測して
バス使用要求を発生する事は一般に困難である。その為
バス使用要求を発生してからバス使用許可信号を受信す
る迄の時間は、ＣＰＵの演算処理能力に直接影響を与え
る。例えばメモリからデ−タを読み出す際、（メモリの
アクセスタイム）＋（パスｅアクセス舎タイム）の様に
メモリのアクセス・タイムに加算される形となシ、メモ
リのアクセス拳タイムが長くなったのと同じ影響をもた
らす。この様々場合優先順位の但いＣＰＵがバス使用要
求を発生してからバス使用許可信号を受は取る迄の時間
が短く々る本発明が効果をもたらす事は明らかである。
従来技術のディシイ・チェイン方式に比較して高い優先
順位を持った装置に於ては不利である。しかしデータ処
理システムに於て高いバス使用ｍ優先順位を有する装置
は通常ファイル系の装置であるが、これらの装置は転送
速度は大きいが、通常プルツク転送で山シ、バスを使用
するか否かはあらかじめ早い時刻に判定てき、バス使用
要求信号を発生してからバス使用許可信号を受ダ取る迄
の時間を他の処理とオーバーラツプさせる事が比較的容
易である。これに対してＣＰＵ（中央処理装Ｗ）等は、
通常バス使用要求の優先順位に於ては、最下位に置かれ
るのが普通でおる。しかしＣＰＵがバスを介して他の装
置と転送を必要とするか否かは、ＣＰＵの実行する命令
の種類によって異なシ、バス使用要求を行ってからバス
使用許可信号が到達する迄の時間をあらかじめ予測して
バス使用要求を発生する事は一般に困難である。その為
バス使用要求を発生してからバス使用許可信号を受信す
る迄の時間は、ＣＰＵの演算処理能力に直接影響を与え
る。例えばメモリからデ−タを読み出す際、（メモリの
アクセスタイム）＋（パスｅアクセス舎タイム）の様に
メモリのアクセス・タイムに加算される形となシ、メモ
リのアクセス拳タイムが長くなったのと同じ影響をもた
らす。この様々場合優先順位の但いＣＰＵがバス使用要
求を発生してからバス使用許可信号を受は取る迄の時間
が短く々る本発明が効果をもたらす事は明らかである。
次にバス使用権決定機構に必要とする信号線数は、実施
例と同じく１６台の装置で比較すると、従来のディシイ
・チェイン方式は、バス使用敬求信号とディシイ・チェ
インで計２本、単独要求単独割当方式は要求及び許可で
計３２本、本発明では要求（ＲＱＸＯ〜ＲＱＸ３ 、
ｇＱｙ□〜ＲＱＹ３）、許可（ＧＲＸＱ −、−ＧＲＸ
３ 、 ＧＲＹＱ〜ＧＲＹ３） の計８本で計１６本
であシ、単独要求単独割当方式の長所を生かしつつ信号
線数は半分で済んでいる。
例と同じく１６台の装置で比較すると、従来のディシイ
・チェイン方式は、バス使用敬求信号とディシイ・チェ
インで計２本、単独要求単独割当方式は要求及び許可で
計３２本、本発明では要求（ＲＱＸＯ〜ＲＱＸ３ 、
ｇＱｙ□〜ＲＱＹ３）、許可（ＧＲＸＱ −、−ＧＲＸ
３ 、 ＧＲＹＱ〜ＧＲＹ３） の計８本で計１６本
であシ、単独要求単独割当方式の長所を生かしつつ信号
線数は半分で済んでいる。
第７図は本発明による各装置のバック・ボードに対する
実装上のインタフェースを説明する図である。第７図に
於て８１は装置のバック・ボードのコネクタ、８２．８
３，８４．８５はＤＩＰスイッチ、８６．８７はバス使
用要求信号（ＲＥＱＵＥＳＴ）をバスに出力するドライ
バ、８８は２組のバス使用許可信号を受信してバスの使
用権が得られた事を通知する信号（ＧＲＡＮ Ｔ ）を
発生するＡＮＤゲートである。ＤＩＰスイッチを適宜設
定する事により、この装置はバック・ボード上の任意の
スロットに於て任意の優先順位を持った装置とする事が
可能である。
実装上のインタフェースを説明する図である。第７図に
於て８１は装置のバック・ボードのコネクタ、８２．８
３，８４．８５はＤＩＰスイッチ、８６．８７はバス使
用要求信号（ＲＥＱＵＥＳＴ）をバスに出力するドライ
バ、８８は２組のバス使用許可信号を受信してバスの使
用権が得られた事を通知する信号（ＧＲＡＮ Ｔ ）を
発生するＡＮＤゲートである。ＤＩＰスイッチを適宜設
定する事により、この装置はバック・ボード上の任意の
スロットに於て任意の優先順位を持った装置とする事が
可能である。
本発明には以上駿明した様に優先順位を持った２本のバ
ス使用要求信号線及びそれに対応した枚数のバス使用許
可信号線を２本設ける事によシ、バス使用権の優先Ｊ匪
位の低い装置もバス・アクセス・タイムが大きくなる事
が無く、又適肖な信号線数で実装位箇が自由となυ又優
先１ｐ位回路はチェインを形成していないので空きスロ
ットも自由に設定できると云う効果がおる。
ス使用要求信号線及びそれに対応した枚数のバス使用許
可信号線を２本設ける事によシ、バス使用権の優先Ｊ匪
位の低い装置もバス・アクセス・タイムが大きくなる事
が無く、又適肖な信号線数で実装位箇が自由となυ又優
先１ｐ位回路はチェインを形成していないので空きスロ
ットも自由に設定できると云う効果がおる。
第１図は従来のディシイ・チェイン方式の優先順位決定
機構の概要を示すブロック図、紀２図は単独要求単独割
当方式の優先順位決定機ｊｆｌｌの概要を示すブロック
図、第３図は本発明の基本的な考え方を示すブロック図
、第４図は第３図におけるバス制御装置の一実施例を示
すブロック図、第５図は従来のディシイ・チェイン方式
のバス制御装置の１例のブロック図、第６図は従来のデ
ィシイ・チェイン方式と本発明に於けるバス・アクセス
・タイムの比較を示す図、第７図は本発明に於けるデー
タ処理装置とバック・ボードの実装上のインタフェース
を説明する図である。 １・・・・・・バス制御装置、２，３．Ｎ・・・・・・
データ処理装置、１０，１１．１２・・・・・・クリッ
プ７０ノブ、１３゜１４．１５・・・・・・ＡＮＤゲー
ト、１６，１７．１８・・・・・・ドライバ、２０・・
・・・・バス使用要求信号線、２１，２２゜２３・・・
・・・ディシイ・チェイン信号、３０，３１，３２゜３
３・・・・・・バス使用要求信号線、３５，３６，３７
．３８・・・・・・バス使用許可信号線、■〜＠・・・
・・・データ処理装置、ＲＱＸｏ 、 ＲＱＸＩ 、
ＲＱＸ２ 、 ＲＱＸ３・・・・・・バス使用要求信号
線、４１，４２．４３．４４・・・・・・レシーバ、４
５．４６，４７．４８−・−・・・Ｄ、ｌプＦ／Ｆ、４
９，５０゜５１．５２・・・・・・ＤタイプＰ／Ｆ、５
３，５４，５５．５６・・・・・・ＡＮＤゲート、 ５
７・・・・・・ＮＯＲゲート５８・・・・・・インバー
タ、５９・・・・・・ＡＮＤゲート、６ｏ・・・・・・
遅延線、６１・・・・・・アンプ、６２・旧・・遅延線
、６３・・・・・・アンプ、７１・・・・・・レシーバ
、７２・旧・・ＡＮＤゲート、７３・・・・・・遅延線
、７４・・・・・・アンプ、７５・・・・・・Ｄタイプ
Ｆ／Ｆ’、７５・・・・・・アンプ、ＲＱ・・・・・・
バス使用要求信号、Ｇ几・・・・・・バス使用許可信号
、８１・・・・・・バック・ボードΦコネクタ、８２，
８３゜８４．８５・・・・・・ＤＩＰスイッｆ、８６．
８７・・・・・・バス拳ドライバ、８８・・・・・・Ａ
ＮＤゲート、ＲＥＱＵＥＳＴ・、・−・・・装置内のバ
ス使用要求信号、ＧＲＡＮＴ・・・・・・装置内のバス
使用許可信号。
機構の概要を示すブロック図、紀２図は単独要求単独割
当方式の優先順位決定機ｊｆｌｌの概要を示すブロック
図、第３図は本発明の基本的な考え方を示すブロック図
、第４図は第３図におけるバス制御装置の一実施例を示
すブロック図、第５図は従来のディシイ・チェイン方式
のバス制御装置の１例のブロック図、第６図は従来のデ
ィシイ・チェイン方式と本発明に於けるバス・アクセス
・タイムの比較を示す図、第７図は本発明に於けるデー
タ処理装置とバック・ボードの実装上のインタフェース
を説明する図である。 １・・・・・・バス制御装置、２，３．Ｎ・・・・・・
データ処理装置、１０，１１．１２・・・・・・クリッ
プ７０ノブ、１３゜１４．１５・・・・・・ＡＮＤゲー
ト、１６，１７．１８・・・・・・ドライバ、２０・・
・・・・バス使用要求信号線、２１，２２゜２３・・・
・・・ディシイ・チェイン信号、３０，３１，３２゜３
３・・・・・・バス使用要求信号線、３５，３６，３７
．３８・・・・・・バス使用許可信号線、■〜＠・・・
・・・データ処理装置、ＲＱＸｏ 、 ＲＱＸＩ 、
ＲＱＸ２ 、 ＲＱＸ３・・・・・・バス使用要求信号
線、４１，４２．４３．４４・・・・・・レシーバ、４
５．４６，４７．４８−・−・・・Ｄ、ｌプＦ／Ｆ、４
９，５０゜５１．５２・・・・・・ＤタイプＰ／Ｆ、５
３，５４，５５．５６・・・・・・ＡＮＤゲート、 ５
７・・・・・・ＮＯＲゲート５８・・・・・・インバー
タ、５９・・・・・・ＡＮＤゲート、６ｏ・・・・・・
遅延線、６１・・・・・・アンプ、６２・旧・・遅延線
、６３・・・・・・アンプ、７１・・・・・・レシーバ
、７２・旧・・ＡＮＤゲート、７３・・・・・・遅延線
、７４・・・・・・アンプ、７５・・・・・・Ｄタイプ
Ｆ／Ｆ’、７５・・・・・・アンプ、ＲＱ・・・・・・
バス使用要求信号、Ｇ几・・・・・・バス使用許可信号
、８１・・・・・・バック・ボードΦコネクタ、８２，
８３゜８４．８５・・・・・・ＤＩＰスイッｆ、８６．
８７・・・・・・バス拳ドライバ、８８・・・・・・Ａ
ＮＤゲート、ＲＥＱＵＥＳＴ・、・−・・・装置内のバ
ス使用要求信号、ＧＲＡＮＴ・・・・・・装置内のバス
使用許可信号。
Claims (1)
- 共通バスによ多接続された複数のデータ処理装置及びバ
ス制御装置から構成されるデータ処理システムに於て、
各データ処理装置は優先順位を有する複数のバス使用要
求信号を伝送する２本のバス使用要求信号線と前記優先
順位に対応した複数のバス使用許可信号を伝送する２本
のバス使用許可信号線を有し、前記データ処理装置がバ
スの使用を要求する場合には前記２本のバス使用要求信
号線の内の各１本づつにバス使用要求信号を送出し、前
記バス制御装置は要求のあったバス使用扱求信号紳から
最も優先順位の高いバス使用要求信号線に対応する各１
本計２本のバス使用許可（ｆｉ号線にバス使用許可信号
を送出し、バス使用要求を発生したデータ処理装置は２
本のバス使用許可信号線のいずれからもバス使用許可信
号を受信したデータ処理装置がバスの使用権を得るよう
にしたことを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16447882A JPS5953923A (ja) | 1982-09-21 | 1982-09-21 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16447882A JPS5953923A (ja) | 1982-09-21 | 1982-09-21 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953923A true JPS5953923A (ja) | 1984-03-28 |
| JPS6217263B2 JPS6217263B2 (ja) | 1987-04-16 |
Family
ID=15793932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16447882A Granted JPS5953923A (ja) | 1982-09-21 | 1982-09-21 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953923A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165350A (ja) * | 1984-09-05 | 1986-04-03 | シーメンス、アクチエンゲゼルシヤフト | 優先順位割当て装置 |
| JP2018038177A (ja) * | 2016-08-31 | 2018-03-08 | 株式会社デンソー | 異常情報伝達回路 |
-
1982
- 1982-09-21 JP JP16447882A patent/JPS5953923A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165350A (ja) * | 1984-09-05 | 1986-04-03 | シーメンス、アクチエンゲゼルシヤフト | 優先順位割当て装置 |
| JP2018038177A (ja) * | 2016-08-31 | 2018-03-08 | 株式会社デンソー | 異常情報伝達回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6217263B2 (ja) | 1987-04-16 |
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