JPS5953976A - Pattern recognizing device - Google Patents
Pattern recognizing deviceInfo
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- JPS5953976A JPS5953976A JP57163454A JP16345482A JPS5953976A JP S5953976 A JPS5953976 A JP S5953976A JP 57163454 A JP57163454 A JP 57163454A JP 16345482 A JP16345482 A JP 16345482A JP S5953976 A JPS5953976 A JP S5953976A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/22—Image preprocessing by selection of a specific region containing or referencing a pattern; Locating or processing of specific regions to guide the detection or recognition
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Abstract
Description
【発明の詳細な説明】
（１）２発明の技術分野
本’ｊ’Ｇ２明は被卯識パターンを小領域に分割し、そ
の小領域全１画素に２価化する手段を改良したパターン
認識装置に関する。Detailed Description of the Invention (1) Technical Field of the 2nd Invention This 'j'G2 Ming is a pattern recognition method that improves the means of dividing a pattern to be identified into small areas and bivalently converting each small area into one pixel. Regarding equipment.
（２）、技術の背景
集積回路を自動組立てする場合に、パッケージ側の外部
配線リードパターン″ｆ：閉識して位置決めする必要性
があるが、そのリードを撮像系で撮像して２値化してイ
４′４られるリードパターンの性質上、そのリードパタ
ーンを高認識率で認識することが出来ず、その位置決め
に支障を来たしているのが実情であり、これを解決しう
る技術的手段の開発が要望されている。(2) Background of the technology When automatically assembling integrated circuits, it is necessary to position the external wiring lead pattern "f" on the package side in a closed manner. The reality is that due to the nature of the lead patterns that are used in the Development is required.
（３）。従来技術と問題点
集積回路パッケージのリード（Ｊｊｉｊｊ 胛７クリー
ン印刷パターン）はその表面に凹凸を有しているため、
そのリードｉＴＶカメラ等でＪＩｊ〜像して得られる画
像は輝点像となる。(3). Prior art and problems Since the leads of integrated circuit packages (Jjiijj 胛7 clean print pattern) have unevenness on their surface,
The image obtained by imaging with the lead iTV camera or the like becomes a bright spot image.
このような輝点像からり−１・の夕１形全検出してその
位置決めをすることは従来装置では出来なかった。It has not been possible with conventional devices to detect and position the entire bright spot image of RI-1.
（４）１発明の目的
本発明は上述したような従来装置に存在する技術的課題
に着目して創案されたもので、その目的は被認識パター
ンを小領域に分割し、その小領域を１画素化して被認識
パターンを認識する際の、小領域を２値化するだめのス
ライスレベルを自動的に設定しうる手段を有するパター
ン認識装置を提供することにある。(4) 1 Purpose of the Invention The present invention was devised by focusing on the technical problems existing in the conventional devices as described above.The purpose of the present invention is to divide the pattern to be recognized into small regions, It is an object of the present invention to provide a pattern recognition device having a means for automatically setting a slice level for binarizing a small area when recognizing a pattern to be recognized by converting it into pixels.
（５）０発明の構成
そして、この目的は画像メモリ内の被認識パターンを小
領域に分割し、その小領域を１画素として２値化してそ
のパターンを認識するパターン認識装置において、各小
角域内のパターンピット数を計数する小領域内パターン
ビット計数回路と、峰のパターンビット数の少ない値か
ら夫々の小領域内パターンピット数に対する小領域数を
累計し、その累計値が予め決められた値になったときの
小領域におけるパターンビット数を、小領域を１画素と
して２値化する２値化基準値とする小領域内２値化基準
値演算回路とを設けることによって達成される。(5) Structure of the Invention The purpose of this invention is to divide a pattern to be recognized in an image memory into small areas, binarize each small area as one pixel, and recognize the pattern in a pattern recognition device. A small area pattern bit counting circuit that counts the number of pattern pits in a small area, and a small area pattern bit counting circuit that counts the number of pattern pits in each small area from a small value of the number of pattern bits in a peak, and calculates the cumulative value to a predetermined value. This is achieved by providing a small area binarization reference value calculation circuit which uses the number of pattern bits in the small area when the small area becomes one pixel as a binarization reference value for binarizing the small area as one pixel.
（６）２発明の実施例
以下、添付図面を参照し六から、本発明の詳細な説明す
る。(6) 2 Embodiments of the Invention The present invention will now be described in detail from 6 onwards with reference to the accompanying drawings.
第１図は本発明の一実施例を示す。ｌは被認識物例えば
ＩＣ用パッケージ２の例えばリードパターンを撮像する
撮像系を示す。ＩＣ用パッケージ２はＸＹステージ３に
載置され、又その拡大図が第２図に示され、本発明で特
に問題とするリードパターンが第３図に示されている。FIG. 1 shows an embodiment of the invention. Reference numeral 1 denotes an imaging system that images an object to be recognized, such as a lead pattern of the IC package 2. The IC package 2 is placed on an XY stage 3, and an enlarged view thereof is shown in FIG. 2, and a lead pattern, which is a particular problem in the present invention, is shown in FIG.
これらの図において、ｉｊ：ＩＣチップ、５はリードで
ある。In these figures, ij is an IC chip, and 5 is a lead.
撮像系例えばＴＶ左カメラはＴＶ右カメラライバ６を介
して２値化回路７へ杆、続され、２値化回路７の出力は
ＴＶ左カメラと同期した記憶動作をする画像メモリ８へ
接糾される。メモリ８には、後述する制御系１６カ・ら
の画像取込み信号紐９が接続されている。Imaging system For example, a TV left camera is connected to a binarization circuit 7 via a TV right camera driver 6, and the output of the binarization circuit 7 is connected to an image memory 8 which performs a storage operation in synchronization with the TV left camera. be done. An image capture signal string 9 from a control system 16, which will be described later, is connected to the memory 8.
１０は画像メモリ８内の画像パターンを小領域に分割し
て小領域毎に読出す小領域分割回路で、１１はその小領
域内のパターンビット（白ビット即ち°“ｌ”のレベル
）の数’ｔ−ｉｔ ｉする小領域内パターンビ・′、・
ト計数回路である。10 is a small area dividing circuit that divides the image pattern in the image memory 8 into small areas and reads out each small area; 11 is the number of pattern bits (white bits, i.e., level "L") in the small area; 't-it i small area pattern bi', .
This is a counter circuit.
１２は小領域内を１画素として２個化するだめの２値化
基準値（スライスレベル）を発生する小領域内２値化基
準値演算回路で、１３はその２値化基準佃に従って小領
域内金２値化する小細域内２ （ｊｉｉ化回路である。12 is a small area binarization reference value calculation circuit that generates a binarization reference value (slice level) for dividing each pixel into two parts within a small area; 13 is a small area It is a small area 2 (JII conversion circuit) that converts the internal money into two values.
１４は回路１３によって２値化された小領域を１画素と
して記憶する画像メモリであり、１５し、メモリ１４の
画像パターンに応答してそのパターンの位置を検出する
パターン位置検出回路である。この検出回路１５の出力
は制御系１６へ接続されている。14 is an image memory that stores the small area binarized by the circuit 13 as one pixel, and 15 is a pattern position detection circuit that responds to the image pattern in the memory 14 and detects the position of the pattern. The output of this detection circuit 15 is connected to a control system 16.
制彷１系１６は又ＸＹステージコントローラ１７へ接Ｂ
１される出力を有し、ＸＹステージコントローラ１７の
出力によってＸＹステージ３が制御される。Control 1 system 16 also connects to the XY stage controller 17 B
The XY stage 3 is controlled by the output of the XY stage controller 17.
次に、上記構成の本発明装置の動作を説明する。Next, the operation of the apparatus of the present invention having the above configuration will be explained.
ＩＣ用パッケージ２がＸＹステージ３上に載置され、そ
の所扱のリード５が制御系１６の制御の下にあるＸＹス
テージコントローラ１７によってＸＹステージ３が制御
されてＴＶ左カメラの視野内に持たらされてぞの撮像が
開始される。これと共に、制御系１６から紳９を介して
画像メモリ８へ画像取込み信号が供給さ力る。The IC package 2 is placed on the XY stage 3, and the leads 5 handled by the IC package 2 are controlled by the XY stage controller 17 under the control of the control system 16 and brought into the field of view of the TV left camera. Imaging begins. At the same time, an image capture signal is supplied from the control system 16 to the image memory 8 via the connector 9.
ＴＶ左カメラからのビデオ映伜（第４図の（４−１）参
照）が各ラスク毎に２値化回路７でそこに設定されてい
るスライスレベルについて２値化処理（第４図の（４−
２）参照）されて第４図の（４−３）に示すようなビッ
ト列とされ、それらのビット列がこれらの発生と同期し
゛て記憶動作をする画像メモリ８に上述ＴＶ右カ
メラの視野の被認識パターンとして記憶される（第４図
の（４−４）参照）。The video image from the TV left camera (see (4-1) in Figure 4) is binarized for each rask by the binarization circuit 7 for the slice level set there ((4-1) in Figure 4). 4-
2)) is converted into a bit string as shown in (4-3) in Fig. 4, and these bit strings are stored in the image memory 8, which performs a storage operation in synchronization with the generation of these bit strings. It is stored as a recognized pattern (see (4-4) in FIG. 4).
このパターンが小領域分割回路１０によって所要の小領
域例えばａ／ｎ Ｘ ｂ／ｎ （ａ ＊ ｂはパターン
の縦横の寸法、ｎは公害１１＃Ｊを決める（ｉ＋’＋、
Ｔある。）に分割しく第４図の（４−５）参照）、そ
こに含まれるビットを読出す。This pattern is divided into a required small area by the small area dividing circuit 10, for example, a/n
There is a T. ) and read out the bits contained therein (see (4-5) in FIG. 4).
小領域内パターンビット計数回路１１において、読出さ
れたビットの内のパターンビット（ＩＩ 工”ビット即
ち白ビット）の数を計数する。The small area pattern bit counting circuit 11 counts the number of pattern bits (II bits, ie, white bits) among the read bits.
小領域内２値化基準値演算回路１２において、小領域内
の白ビット（１”レベル）数を計数し、白ヒツト数と小
領域数との頻度分布（ヒストクラム分布）′ｆ：求める
。次いで、その頻度分布を用いて白ビツト数の最小値か
ら小領域数の累泪を求めていき、その累計値が予め決め
られた値、ｎ２（１−ｘ）になったときの小領域内白ビ
ツト数を小領域２値化基準値とする。たソし、上述の又
はパターン部（リードパターン）に相当する小領域数と
視野内の小領域数との割合で、予めＸ＜１となるように
設定される。In the small area binarization reference value calculation circuit 12, the number of white bits (1'' level) in the small area is counted, and the frequency distribution (histogram distribution) 'f: of the number of white hits and the number of small areas is determined. , the cumulative number of small areas is calculated from the minimum value of the number of white bits using the frequency distribution, and when the cumulative value reaches a predetermined value, n2(1-x), the white inside the small area is calculated. The number of bits is used as the small area binarization reference value.The ratio of the number of small areas corresponding to the above-mentioned pattern portion (lead pattern) and the number of small areas within the field of view is such that X<1 in advance. It is set as follows.
このようにして求められた小領域２値化基準値を用いて
、上述のようにして画像メモリ８へ取込才れた被認識パ
ターン内の各小領域を１小領域２値化回路１３において
、１画素として２値化し、その値を匝１像メモリ１４に
記憶する（第４図の（４−６）参照）。Using the small area binarization reference value obtained in this way, each small area in the recognized pattern that has been imported into the image memory 8 as described above is processed in the one small area binarization circuit 13. , is binarized as one pixel, and the value is stored in the single image memory 14 (see (4-6) in FIG. 4).
画俳メモリ１４に記憶されたパターンをパターン位置検
出回路１５て処理１して紀４１Ｑｉの（４−７）に示す
コーナＡ及びコーナＢ’（ｒｔｐ出することによシ、リ
ードパターンの位ｆＦＩ： ’にセζ出する。The pattern stored in the picture memory 14 is processed 1 by the pattern position detection circuit 15, and corner A and corner B' shown in (4-7) of Qi 41Qi (by outputting via rtp, the lead pattern position fFI is : 'Seζ out.
小領域２値化基準値を用いて次からの被Ｗ識物体の小領
域を２値化してパターンを検出する。Using the small area binarization reference value, the next small area of the object to be recognized is binarized to detect a pattern.
（７）１発明の効果
以上述べたように、本発明にょれ廻゛、被認識パターン
を小領域に分割し、その小領域を１画素に２値化するた
めの小領域２値化基準値を自動的に設定出来８、このよ
うな２値化処理を被認識パターンに対して飾すことによ
り、離散的に分布した微小な白点映像から成るリードパ
ターンの位置を確実に検出しうる。(7) 1 Effect of the Invention As described above, the present invention provides a small area binarization reference value for dividing a pattern to be recognized into small areas and binarizing the small area into one pixel. By applying such binarization processing to the pattern to be recognized, it is possible to reliably detect the position of the lead pattern consisting of discretely distributed minute white dot images.
第１図は本発明の一実施例を示す図、第２図はＩＣ用パ
ッケージの斜視図、第３図はシ↓２図のリード部分を拡
大して示す図、第４図は被認識パターンの処理過程を図
解する図、第５図は小領域自白ピッ） ＩＯに対する小
領域ｉ’ｌ ｆ示すヒストグラム全庁す図である。
図中、１は掃像系、２は被認識物、７は２値化回路、８
は画像メモリ、１０は小領域分割回路、１１は小領域内
パターンビット汁１数回路、１２は小領域内２値化基鵡
値演ｑ４回路、１３は小領域内２値化回路、１４は画像
メモリ、１５はパターン何冊検出回路である。
特許出願人 富士逆株式会社
第１図
第２図
５
第４図
（４−４１（４−５＋
（４−６） （、！、−７）＝４１
６−
第５図
ノ１＼傾搗内白ヒ、７ト委ダFig. 1 is a diagram showing an embodiment of the present invention, Fig. 2 is a perspective view of an IC package, Fig. 3 is an enlarged view of the lead part of Fig. 2, and Fig. 4 is a pattern to be recognized. FIG. 5 is a histogram diagram showing the small area i'l f for the small area confession (pic) IO. In the figure, 1 is an image sweeping system, 2 is an object to be recognized, 7 is a binarization circuit, and 8
10 is an image memory, 10 is a small area dividing circuit, 11 is a small area pattern bit circuit, 12 is a small area binarization base unit value operation q4 circuit, 13 is a small area binarization circuit, and 14 is a small area binarization circuit. The image memory 15 is a pattern number detection circuit. Patent applicant Fujisaka Co., Ltd. Figure 1 Figure 2 Figure 5 Figure 4 (4-41 (4-5+ (4-6) (,!, -7) = 41
6- Figure 5 No.1 ＼Kanpouchi Shirohi, 7th part
Claims (1)
その小領域を１画素として２値化してその被認識パター
ンを認識するパターン認識装置において、各小領域内の
パターンビット数全割数する小領域内パターンビット計
数回路と、そのパターンビット数の少ない値から夫々の
小領域内パターンビット数に対する小領域数を累計し〜
その累割値が予め決められた値になったときの小領域に
おけるパターンピッ） Ｌｋを、小領域を１画チとして
２値化する２値化基準値とする小領域内２値化基準値演
算回路とを設けたことを特徴とするパターン認識装置。 ２）上記パターンビット数の少ない値をその最小飴とし
たことを特徴とする特許′［請求の範囲第１ｒＳｌ記１
（（ρのパターンＮｐ識装置。[Claims] 1) Divide the recognized pattern in the image memory into small areas,
In a pattern recognition device that binarizes the small area as one pixel and recognizes the recognized pattern, there is a small area pattern bit counting circuit that divides the total number of pattern bits in each small area, and a small area pattern bit counting circuit that divides the total number of pattern bits in each small area. From the value, accumulate the number of small areas for the number of pattern bits in each small area ~
The binarization reference value within the small area where Lk is the binarization reference value for binarizing the small area as one stroke. A pattern recognition device characterized by being provided with an arithmetic circuit. 2) A patent characterized in that the minimum number of pattern bits is the minimum number of bits [Claim No. 1rSl.1]
((ρ pattern Np recognition device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163454A JPS5953976A (en) | 1982-09-20 | 1982-09-20 | Pattern recognizing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163454A JPS5953976A (en) | 1982-09-20 | 1982-09-20 | Pattern recognizing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953976A true JPS5953976A (en) | 1984-03-28 |
| JPH0410112B2 JPH0410112B2 (en) | 1992-02-24 |
Family
ID=15774187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163454A Granted JPS5953976A (en) | 1982-09-20 | 1982-09-20 | Pattern recognizing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953976A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217476A (en) * | 1987-03-05 | 1988-09-09 | Ckd Corp | Binarizing device for image signal |
| JPH0280747A (en) * | 1988-09-14 | 1990-03-20 | Supankuriito Seizo Kk | Girder structure |
-
1982
- 1982-09-20 JP JP57163454A patent/JPS5953976A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217476A (en) * | 1987-03-05 | 1988-09-09 | Ckd Corp | Binarizing device for image signal |
| JPH0280747A (en) * | 1988-09-14 | 1990-03-20 | Supankuriito Seizo Kk | Girder structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410112B2 (en) | 1992-02-24 |
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