JPS5953976A - パタ−ン認識装置 - Google Patents
パタ−ン認識装置Info
- Publication number
- JPS5953976A JPS5953976A JP57163454A JP16345482A JPS5953976A JP S5953976 A JPS5953976 A JP S5953976A JP 57163454 A JP57163454 A JP 57163454A JP 16345482 A JP16345482 A JP 16345482A JP S5953976 A JPS5953976 A JP S5953976A
- Authority
- JP
- Japan
- Prior art keywords
- small area
- pattern
- circuit
- binary
- coding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/22—Image preprocessing by selection of a specific region containing or referencing a pattern; Locating or processing of specific regions to guide the detection or recognition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）２発明の技術分野
本’ｊ’Ｇ２明は被卯識パターンを小領域に分割し、そ
の小領域全１画素に２価化する手段を改良したパターン
認識装置に関する。
の小領域全１画素に２価化する手段を改良したパターン
認識装置に関する。
（２）、技術の背景
集積回路を自動組立てする場合に、パッケージ側の外部
配線リードパターン″ｆ：閉識して位置決めする必要性
があるが、そのリードを撮像系で撮像して２値化してイ
４′４られるリードパターンの性質上、そのリードパタ
ーンを高認識率で認識することが出来ず、その位置決め
に支障を来たしているのが実情であり、これを解決しう
る技術的手段の開発が要望されている。
配線リードパターン″ｆ：閉識して位置決めする必要性
があるが、そのリードを撮像系で撮像して２値化してイ
４′４られるリードパターンの性質上、そのリードパタ
ーンを高認識率で認識することが出来ず、その位置決め
に支障を来たしているのが実情であり、これを解決しう
る技術的手段の開発が要望されている。
（３）。従来技術と問題点
集積回路パッケージのリード（Ｊｊｉｊｊ 胛７クリー
ン印刷パターン）はその表面に凹凸を有しているため、
そのリードｉＴＶカメラ等でＪＩｊ〜像して得られる画
像は輝点像となる。
ン印刷パターン）はその表面に凹凸を有しているため、
そのリードｉＴＶカメラ等でＪＩｊ〜像して得られる画
像は輝点像となる。
このような輝点像からり−１・の夕１形全検出してその
位置決めをすることは従来装置では出来なかった。
位置決めをすることは従来装置では出来なかった。
（４）１発明の目的
本発明は上述したような従来装置に存在する技術的課題
に着目して創案されたもので、その目的は被認識パター
ンを小領域に分割し、その小領域を１画素化して被認識
パターンを認識する際の、小領域を２値化するだめのス
ライスレベルを自動的に設定しうる手段を有するパター
ン認識装置を提供することにある。
に着目して創案されたもので、その目的は被認識パター
ンを小領域に分割し、その小領域を１画素化して被認識
パターンを認識する際の、小領域を２値化するだめのス
ライスレベルを自動的に設定しうる手段を有するパター
ン認識装置を提供することにある。
（５）０発明の構成
そして、この目的は画像メモリ内の被認識パターンを小
領域に分割し、その小領域を１画素として２値化してそ
のパターンを認識するパターン認識装置において、各小
角域内のパターンピット数を計数する小領域内パターン
ビット計数回路と、峰のパターンビット数の少ない値か
ら夫々の小領域内パターンピット数に対する小領域数を
累計し、その累計値が予め決められた値になったときの
小領域におけるパターンビット数を、小領域を１画素と
して２値化する２値化基準値とする小領域内２値化基準
値演算回路とを設けることによって達成される。
領域に分割し、その小領域を１画素として２値化してそ
のパターンを認識するパターン認識装置において、各小
角域内のパターンピット数を計数する小領域内パターン
ビット計数回路と、峰のパターンビット数の少ない値か
ら夫々の小領域内パターンピット数に対する小領域数を
累計し、その累計値が予め決められた値になったときの
小領域におけるパターンビット数を、小領域を１画素と
して２値化する２値化基準値とする小領域内２値化基準
値演算回路とを設けることによって達成される。
（６）２発明の実施例
以下、添付図面を参照し六から、本発明の詳細な説明す
る。
る。
第１図は本発明の一実施例を示す。ｌは被認識物例えば
ＩＣ用パッケージ２の例えばリードパターンを撮像する
撮像系を示す。ＩＣ用パッケージ２はＸＹステージ３に
載置され、又その拡大図が第２図に示され、本発明で特
に問題とするリードパターンが第３図に示されている。
ＩＣ用パッケージ２の例えばリードパターンを撮像する
撮像系を示す。ＩＣ用パッケージ２はＸＹステージ３に
載置され、又その拡大図が第２図に示され、本発明で特
に問題とするリードパターンが第３図に示されている。
これらの図において、ｉｊ：ＩＣチップ、５はリードで
ある。
ある。
撮像系例えばＴＶ左カメラはＴＶ右カメラライバ６を介
して２値化回路７へ杆、続され、２値化回路７の出力は
ＴＶ左カメラと同期した記憶動作をする画像メモリ８へ
接糾される。メモリ８には、後述する制御系１６カ・ら
の画像取込み信号紐９が接続されている。
して２値化回路７へ杆、続され、２値化回路７の出力は
ＴＶ左カメラと同期した記憶動作をする画像メモリ８へ
接糾される。メモリ８には、後述する制御系１６カ・ら
の画像取込み信号紐９が接続されている。
１０は画像メモリ８内の画像パターンを小領域に分割し
て小領域毎に読出す小領域分割回路で、１１はその小領
域内のパターンビット（白ビット即ち°“ｌ”のレベル
）の数’ｔ−ｉｔ ｉする小領域内パターンビ・′、・
ト計数回路である。
て小領域毎に読出す小領域分割回路で、１１はその小領
域内のパターンビット（白ビット即ち°“ｌ”のレベル
）の数’ｔ−ｉｔ ｉする小領域内パターンビ・′、・
ト計数回路である。
１２は小領域内を１画素として２個化するだめの２値化
基準値（スライスレベル）を発生する小領域内２値化基
準値演算回路で、１３はその２値化基準佃に従って小領
域内金２値化する小細域内２ （ｊｉｉ化回路である。
基準値（スライスレベル）を発生する小領域内２値化基
準値演算回路で、１３はその２値化基準佃に従って小領
域内金２値化する小細域内２ （ｊｉｉ化回路である。
１４は回路１３によって２値化された小領域を１画素と
して記憶する画像メモリであり、１５し、メモリ１４の
画像パターンに応答してそのパターンの位置を検出する
パターン位置検出回路である。この検出回路１５の出力
は制御系１６へ接続されている。
して記憶する画像メモリであり、１５し、メモリ１４の
画像パターンに応答してそのパターンの位置を検出する
パターン位置検出回路である。この検出回路１５の出力
は制御系１６へ接続されている。
制彷１系１６は又ＸＹステージコントローラ１７へ接Ｂ
１される出力を有し、ＸＹステージコントローラ１７の
出力によってＸＹステージ３が制御される。
１される出力を有し、ＸＹステージコントローラ１７の
出力によってＸＹステージ３が制御される。
次に、上記構成の本発明装置の動作を説明する。
ＩＣ用パッケージ２がＸＹステージ３上に載置され、そ
の所扱のリード５が制御系１６の制御の下にあるＸＹス
テージコントローラ１７によってＸＹステージ３が制御
されてＴＶ左カメラの視野内に持たらされてぞの撮像が
開始される。これと共に、制御系１６から紳９を介して
画像メモリ８へ画像取込み信号が供給さ力る。
の所扱のリード５が制御系１６の制御の下にあるＸＹス
テージコントローラ１７によってＸＹステージ３が制御
されてＴＶ左カメラの視野内に持たらされてぞの撮像が
開始される。これと共に、制御系１６から紳９を介して
画像メモリ８へ画像取込み信号が供給さ力る。
ＴＶ左カメラからのビデオ映伜（第４図の（４−１）参
照）が各ラスク毎に２値化回路７でそこに設定されてい
るスライスレベルについて２値化処理（第４図の（４−
２）参照）されて第４図の（４−３）に示すようなビッ
ト列とされ、それらのビット列がこれらの発生と同期し
゛て記憶動作をする画像メモリ８に上述ＴＶ右カ
メラの視野の被認識パターンとして記憶される（第４図
の（４−４）参照）。
照）が各ラスク毎に２値化回路７でそこに設定されてい
るスライスレベルについて２値化処理（第４図の（４−
２）参照）されて第４図の（４−３）に示すようなビッ
ト列とされ、それらのビット列がこれらの発生と同期し
゛て記憶動作をする画像メモリ８に上述ＴＶ右カ
メラの視野の被認識パターンとして記憶される（第４図
の（４−４）参照）。
このパターンが小領域分割回路１０によって所要の小領
域例えばａ／ｎ Ｘ ｂ／ｎ （ａ ＊ ｂはパターン
の縦横の寸法、ｎは公害１１＃Ｊを決める（ｉ＋’＋、
Ｔある。）に分割しく第４図の（４−５）参照）、そ
こに含まれるビットを読出す。
域例えばａ／ｎ Ｘ ｂ／ｎ （ａ ＊ ｂはパターン
の縦横の寸法、ｎは公害１１＃Ｊを決める（ｉ＋’＋、
Ｔある。）に分割しく第４図の（４−５）参照）、そ
こに含まれるビットを読出す。
小領域内パターンビット計数回路１１において、読出さ
れたビットの内のパターンビット（ＩＩ 工”ビット即
ち白ビット）の数を計数する。
れたビットの内のパターンビット（ＩＩ 工”ビット即
ち白ビット）の数を計数する。
小領域内２値化基準値演算回路１２において、小領域内
の白ビット（１”レベル）数を計数し、白ヒツト数と小
領域数との頻度分布（ヒストクラム分布）′ｆ：求める
。次いで、その頻度分布を用いて白ビツト数の最小値か
ら小領域数の累泪を求めていき、その累計値が予め決め
られた値、ｎ２（１−ｘ）になったときの小領域内白ビ
ツト数を小領域２値化基準値とする。たソし、上述の又
はパターン部（リードパターン）に相当する小領域数と
視野内の小領域数との割合で、予めＸ＜１となるように
設定される。
の白ビット（１”レベル）数を計数し、白ヒツト数と小
領域数との頻度分布（ヒストクラム分布）′ｆ：求める
。次いで、その頻度分布を用いて白ビツト数の最小値か
ら小領域数の累泪を求めていき、その累計値が予め決め
られた値、ｎ２（１−ｘ）になったときの小領域内白ビ
ツト数を小領域２値化基準値とする。たソし、上述の又
はパターン部（リードパターン）に相当する小領域数と
視野内の小領域数との割合で、予めＸ＜１となるように
設定される。
このようにして求められた小領域２値化基準値を用いて
、上述のようにして画像メモリ８へ取込才れた被認識パ
ターン内の各小領域を１小領域２値化回路１３において
、１画素として２値化し、その値を匝１像メモリ１４に
記憶する（第４図の（４−６）参照）。
、上述のようにして画像メモリ８へ取込才れた被認識パ
ターン内の各小領域を１小領域２値化回路１３において
、１画素として２値化し、その値を匝１像メモリ１４に
記憶する（第４図の（４−６）参照）。
画俳メモリ１４に記憶されたパターンをパターン位置検
出回路１５て処理１して紀４１Ｑｉの（４−７）に示す
コーナＡ及びコーナＢ’（ｒｔｐ出することによシ、リ
ードパターンの位ｆＦＩ： ’にセζ出する。
出回路１５て処理１して紀４１Ｑｉの（４−７）に示す
コーナＡ及びコーナＢ’（ｒｔｐ出することによシ、リ
ードパターンの位ｆＦＩ： ’にセζ出する。
小領域２値化基準値を用いて次からの被Ｗ識物体の小領
域を２値化してパターンを検出する。
域を２値化してパターンを検出する。
（７）１発明の効果
以上述べたように、本発明にょれ廻゛、被認識パターン
を小領域に分割し、その小領域を１画素に２値化するた
めの小領域２値化基準値を自動的に設定出来８、このよ
うな２値化処理を被認識パターンに対して飾すことによ
り、離散的に分布した微小な白点映像から成るリードパ
ターンの位置を確実に検出しうる。
を小領域に分割し、その小領域を１画素に２値化するた
めの小領域２値化基準値を自動的に設定出来８、このよ
うな２値化処理を被認識パターンに対して飾すことによ
り、離散的に分布した微小な白点映像から成るリードパ
ターンの位置を確実に検出しうる。
第１図は本発明の一実施例を示す図、第２図はＩＣ用パ
ッケージの斜視図、第３図はシ↓２図のリード部分を拡
大して示す図、第４図は被認識パターンの処理過程を図
解する図、第５図は小領域自白ピッ） ＩＯに対する小
領域ｉ’ｌ ｆ示すヒストグラム全庁す図である。 図中、１は掃像系、２は被認識物、７は２値化回路、８
は画像メモリ、１０は小領域分割回路、１１は小領域内
パターンビット汁１数回路、１２は小領域内２値化基鵡
値演ｑ４回路、１３は小領域内２値化回路、１４は画像
メモリ、１５はパターン何冊検出回路である。 特許出願人 富士逆株式会社 第１図 第２図 ５ 第４図 （４−４１（４−５＋ （４−６） （、！、−７）＝４１
６− 第５図 ノ１＼傾搗内白ヒ、７ト委ダ
ッケージの斜視図、第３図はシ↓２図のリード部分を拡
大して示す図、第４図は被認識パターンの処理過程を図
解する図、第５図は小領域自白ピッ） ＩＯに対する小
領域ｉ’ｌ ｆ示すヒストグラム全庁す図である。 図中、１は掃像系、２は被認識物、７は２値化回路、８
は画像メモリ、１０は小領域分割回路、１１は小領域内
パターンビット汁１数回路、１２は小領域内２値化基鵡
値演ｑ４回路、１３は小領域内２値化回路、１４は画像
メモリ、１５はパターン何冊検出回路である。 特許出願人 富士逆株式会社 第１図 第２図 ５ 第４図 （４−４１（４−５＋ （４−６） （、！、−７）＝４１
６− 第５図 ノ１＼傾搗内白ヒ、７ト委ダ
Claims (1)
- 【特許請求の範囲】 １）画像メモリ内の被認識パターンを小領域に分割し、
その小領域を１画素として２値化してその被認識パター
ンを認識するパターン認識装置において、各小領域内の
パターンビット数全割数する小領域内パターンビット計
数回路と、そのパターンビット数の少ない値から夫々の
小領域内パターンビット数に対する小領域数を累計し〜
その累割値が予め決められた値になったときの小領域に
おけるパターンピッ） Ｌｋを、小領域を１画チとして
２値化する２値化基準値とする小領域内２値化基準値演
算回路とを設けたことを特徴とするパターン認識装置。 ２）上記パターンビット数の少ない値をその最小飴とし
たことを特徴とする特許′［請求の範囲第１ｒＳｌ記１
（（ρのパターンＮｐ識装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163454A JPS5953976A (ja) | 1982-09-20 | 1982-09-20 | パタ−ン認識装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163454A JPS5953976A (ja) | 1982-09-20 | 1982-09-20 | パタ−ン認識装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953976A true JPS5953976A (ja) | 1984-03-28 |
| JPH0410112B2 JPH0410112B2 (ja) | 1992-02-24 |
Family
ID=15774187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163454A Granted JPS5953976A (ja) | 1982-09-20 | 1982-09-20 | パタ−ン認識装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217476A (ja) * | 1987-03-05 | 1988-09-09 | Ckd Corp | 画像信号二値化装置 |
| JPH0280747A (ja) * | 1988-09-14 | 1990-03-20 | Supankuriito Seizo Kk | 梁構造 |
-
1982
- 1982-09-20 JP JP57163454A patent/JPS5953976A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217476A (ja) * | 1987-03-05 | 1988-09-09 | Ckd Corp | 画像信号二値化装置 |
| JPH0280747A (ja) * | 1988-09-14 | 1990-03-20 | Supankuriito Seizo Kk | 梁構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410112B2 (ja) | 1992-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12387318B2 (en) | Hot spot defect detecting method and hot spot defect detecting system | |
| JPH0410112B2 (ja) | ||
| Huang et al. | A novel multi-pattern solder joint simultaneous segmentation algorithm for PCB selective packaging systems | |
| JPH0760459B2 (ja) | コ−ナ検出装置 | |
| JP3260425B2 (ja) | パターンのエッジライン推定方式及びパターン検査装置 | |
| JP3046421B2 (ja) | 電子部品の装着方法およびその装置 | |
| JPH06260794A (ja) | 電子部品の位置認識方法および位置認識装置 | |
| JPH067171B2 (ja) | 移動物体の検知方法 | |
| JPH0399250A (ja) | 実装状態認識装置 | |
| JPH0131693B2 (ja) | ||
| KR20250175136A (ko) | 반도체 칩 검사 마스킹 설정 방법 및 모듈 | |
| JPS5951535A (ja) | パタ−ン認識方法及びその装置 | |
| JPH03178146A (ja) | ワイヤボンディング状態検査装置 | |
| JPH061247B2 (ja) | 画像処理による欠け検査方法 | |
| JPH0654223B2 (ja) | 印刷配線基板のはんだ付検査装置及びその検査方法 | |
| JPS61161088A (ja) | 画像処理装置 | |
| JPS5923537A (ja) | パタ−ン認識装置 | |
| JPS5957389A (ja) | パタ−ン認識装置 | |
| JPH01199276A (ja) | 検査装置 | |
| JPH0525353B2 (ja) | ||
| JPH0322498A (ja) | 多層プリント基板の基準穴位置検出方法及び装置 | |
| JPS62194587A (ja) | 果実認識装置 | |
| JPH0143351B2 (ja) | ||
| JPS6177707A (ja) | 半導体集積回路装置の方向判別装置 | |
| JPS62212000A (ja) | 部品装着検出装置 |