JPS595481A - スタツクメモリ制御フラグコントロ−ル方式 - Google Patents
スタツクメモリ制御フラグコントロ−ル方式Info
- Publication number
- JPS595481A JPS595481A JP57113562A JP11356282A JPS595481A JP S595481 A JPS595481 A JP S595481A JP 57113562 A JP57113562 A JP 57113562A JP 11356282 A JP11356282 A JP 11356282A JP S595481 A JPS595481 A JP S595481A
- Authority
- JP
- Japan
- Prior art keywords
- stack
- block
- flag
- speed buffer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はハードウェア・スタックを備えるスタック計算
機に係り１％にその高速バッファ・メモリの使用状態全
管理するフラグ？設は高速バッファ・メモリにおける空
きブロックの存在を簡単な構成により指示できるように
したものに関する。
機に係り１％にその高速バッファ・メモリの使用状態全
管理するフラグ？設は高速バッファ・メモリにおける空
きブロックの存在を簡単な構成により指示できるように
したものに関する。
スタック計算機では、第１図に示す如く、中央処理装置
内にスタックといわれるメモリＳ’Ｉ’−０・・・Ｓ
Ｔ −ｎ ｆｔプロセス毎に設け、複数個のプロセス（
タスク）を並行処理している。このようなマルチプロセ
ス処理では各プロセスの環境（処理の中間結果と状態）
を保持するために前記スタックが用意され、その一番上
にセットされたデータを使用して各プロセスに対するデ
ータ処理が遂行されることになる。このようにすること
により中央処理装置は當にスタックの上部位置にセット
されているデータのみ全アクセスしてデータ処理全実行
すればよく、制御が容易になるっ このように各スタックは中央処理装置におけるデータ処
理の過程で頻紫にアクセスされるため高速メモリで構成
したいが、全スタック容量を高速メモリで実現すること
は高価なものとなりコスト的に問題である。そこでスタ
ックの先端部分（最近作られたデータのセットされた部
分）のみ高速バッファが保持し、それ以外を低速メモリ
で実現するか、あるいは全スタックを低速メモリで実現
する方法がコストパフォーマンス的にすぐれている。
内にスタックといわれるメモリＳ’Ｉ’−０・・・Ｓ
Ｔ −ｎ ｆｔプロセス毎に設け、複数個のプロセス（
タスク）を並行処理している。このようなマルチプロセ
ス処理では各プロセスの環境（処理の中間結果と状態）
を保持するために前記スタックが用意され、その一番上
にセットされたデータを使用して各プロセスに対するデ
ータ処理が遂行されることになる。このようにすること
により中央処理装置は當にスタックの上部位置にセット
されているデータのみ全アクセスしてデータ処理全実行
すればよく、制御が容易になるっ このように各スタックは中央処理装置におけるデータ処
理の過程で頻紫にアクセスされるため高速メモリで構成
したいが、全スタック容量を高速メモリで実現すること
は高価なものとなりコスト的に問題である。そこでスタ
ックの先端部分（最近作られたデータのセットされた部
分）のみ高速バッファが保持し、それ以外を低速メモリ
で実現するか、あるいは全スタックを低速メモリで実現
する方法がコストパフォーマンス的にすぐれている。
一方、前記のマルチプロセス処理においては、複数個の
スタックが存在する。各スタック毎に高速バッファメモ
’Ｊ ｆｆｉ設ける方法は制御的には簡単であるが、コ
スト的に問題であり、また、起動頻度の低いプロセスに
も、高速バッファが専用にあるのは資源の有効利用とい
う点から問題である。
スタックが存在する。各スタック毎に高速バッファメモ
’Ｊ ｆｆｉ設ける方法は制御的には簡単であるが、コ
スト的に問題であり、また、起動頻度の低いプロセスに
も、高速バッファが専用にあるのは資源の有効利用とい
う点から問題である。
そこで、第２図に示す如く、各スタック（プロセス）Ｓ
Ｔ−０・・・Ｓ Ｔ −ｎ ｆ低速メモリで構成してこ
れらに共通して、複数のブロックＢｏ−Ｂｓｆ有する１
つの高速バッファＢｉ設け、いわゆるキャッシュ・メモ
リのように最近頻繁に起動されたプロセスに高速バッフ
ァを割幽てる方法がコストパフォーマンス的にすぐれて
いるので使用されている。
Ｔ−０・・・Ｓ Ｔ −ｎ ｆ低速メモリで構成してこ
れらに共通して、複数のブロックＢｏ−Ｂｓｆ有する１
つの高速バッファＢｉ設け、いわゆるキャッシュ・メモ
リのように最近頻繁に起動されたプロセスに高速バッフ
ァを割幽てる方法がコストパフォーマンス的にすぐれて
いるので使用されている。
この方式を実現するために高速バッファ・メモリＢｉ複
数個のブロックＢＯ〜Ｂ３に分割するとともに、第３図
に示す如く、各ブロックＢＯ〜Ｂ３毎にその有効表示フ
ラグＶ、所属スタック番号５Ｔ−ｉ（ｉ−０〜ｎ）、ス
タック内位置情報（ブロック番号又はアドレス）ｂ全保
持するタグ・メモリ（ディレクトリ）ＴＯ又はタグレジ
スタを設け、またハードウェアスタックＮＯ・・・Ｎｎ
ｆアクセス−ｔ−ルためのアドレスを提供するノ１−
ドウエア・スタック・ポインタＨ８Ｔ＝ｉ設けてこれに
スタック内のブロック番号Ｊ（ｉ＝０〜ｍ）、ブロック
内アドレスｂａｄ及ヒハツファ・ブロック番号Ｂｉ （
ｉ ＝ ０〜３）を記入するようにし、とのノ・−ドウ
エア・スタック・ポインタＨＡＴに現在実行中のプロセ
スのスタックポインタとして、前記ｂｉ、 、 ｂａｄ
＋Ｂｉ等全等大記入おく。また各スタックにはスタッ
ク・トップ・ポインタ８ＴＰが設けられ、最近使用され
たフロック内アトＶスｂａｄ （又はブロック番号とア
ドレス）が記入される。
数個のブロックＢＯ〜Ｂ３に分割するとともに、第３図
に示す如く、各ブロックＢＯ〜Ｂ３毎にその有効表示フ
ラグＶ、所属スタック番号５Ｔ−ｉ（ｉ−０〜ｎ）、ス
タック内位置情報（ブロック番号又はアドレス）ｂ全保
持するタグ・メモリ（ディレクトリ）ＴＯ又はタグレジ
スタを設け、またハードウェアスタックＮＯ・・・Ｎｎ
ｆアクセス−ｔ−ルためのアドレスを提供するノ１−
ドウエア・スタック・ポインタＨ８Ｔ＝ｉ設けてこれに
スタック内のブロック番号Ｊ（ｉ＝０〜ｍ）、ブロック
内アドレスｂａｄ及ヒハツファ・ブロック番号Ｂｉ （
ｉ ＝ ０〜３）を記入するようにし、とのノ・−ドウ
エア・スタック・ポインタＨＡＴに現在実行中のプロセ
スのスタックポインタとして、前記ｂｉ、 、 ｂａｄ
＋Ｂｉ等全等大記入おく。また各スタックにはスタッ
ク・トップ・ポインタ８ＴＰが設けられ、最近使用され
たフロック内アトＶスｂａｄ （又はブロック番号とア
ドレス）が記入される。
この第３図において前記スタック・トップ・ポインタＳ
ＴＰは最近使用された、つまりプロセスが休止したとき
はその休止したときのスタック内アドレスが格納されて
いるので、あるプロセスが起動されると当該スタックの
スタックポインタがハードウェア・スタック・ポインタ
Ｈ８Ｔ中にロードされる。そしてタグＴＧが祠らべられ
、そのアドレスｂａｄ ｆ含むブロックＢｉが高速バッ
ファＢに存在すればそのブロックＢｉ（ｉ＝ｏ〜３）上
で処理が始まる。もし存在しなければ高速ノ（ソファ内
の適当なブロック（例えばＬＲＵ回路等が指定するブロ
ック）全調べ、そのブロックの有効フラグＶ−０ならば
、当該スタックから対応するブロックを読込む。またＬ
ＲＵ回路等が指定した高速バッファ内のブロックの有効
フラグＶ−１ならばそのブロックを低速メモリのスタッ
クに移転してから対応するブロック全読込む。そしてそ
のブロックの処理が始まる。
ＴＰは最近使用された、つまりプロセスが休止したとき
はその休止したときのスタック内アドレスが格納されて
いるので、あるプロセスが起動されると当該スタックの
スタックポインタがハードウェア・スタック・ポインタ
Ｈ８Ｔ中にロードされる。そしてタグＴＧが祠らべられ
、そのアドレスｂａｄ ｆ含むブロックＢｉが高速バッ
ファＢに存在すればそのブロックＢｉ（ｉ＝ｏ〜３）上
で処理が始まる。もし存在しなければ高速ノ（ソファ内
の適当なブロック（例えばＬＲＵ回路等が指定するブロ
ック）全調べ、そのブロックの有効フラグＶ−０ならば
、当該スタックから対応するブロックを読込む。またＬ
ＲＵ回路等が指定した高速バッファ内のブロックの有効
フラグＶ−１ならばそのブロックを低速メモリのスタッ
クに移転してから対応するブロック全読込む。そしてそ
のブロックの処理が始まる。
このプロセスの起動後、実行が進行する過程で処理が例
えばブロック境界金越えたときを考える。
えばブロック境界金越えたときを考える。
この場合、ブロックＢｌでスタックＳ’ｌ”−Ｑのブロ
ックｂ１−０に関して処理が行われたものとする。
ックｂ１−０に関して処理が行われたものとする。
スタック５Ｔ＝Ｑのプロセスの進行にともなってスタッ
クが伸びる方向に進行するとき、つまジブロックｂ１−
０よりブロックｂ２−ｏ に処理が進行するときには、
次のバッファ上ブロックの■−１ならばそれをリプレー
スしてタグ全登録し処理奮進める。
クが伸びる方向に進行するとき、つまジブロックｂ１−
０よりブロックｂ２−ｏ に処理が進行するときには、
次のバッファ上ブロックの■−１ならばそれをリプレー
スしてタグ全登録し処理奮進める。
しかしスタックが縮む方向のときには、つま）ブロック
ｂ１−０よりす。−０の方向に処理が進行するときには
、そのブロックｂ。−〇を高速バッファのブロックＢｌ
に転送する前にまずブロックＢｔの有効フラグＶｉリセ
ットしてＶ−０として、それから必要なブロックｂ。−
〇全転送しなければならない、 〔従来技術と問題点〕 このようにスタックが縮む方向のときに有効フラグ金リ
セットするため、従来は第４図に示す如き回路全必要と
した。第４図において１１〜１４は高速バッファＢのタ
グにおける有効フラグＶ。
ｂ１−０よりす。−０の方向に処理が進行するときには
、そのブロックｂ。−〇を高速バッファのブロックＢｌ
に転送する前にまずブロックＢｔの有効フラグＶｉリセ
ットしてＶ−０として、それから必要なブロックｂ。−
〇全転送しなければならない、 〔従来技術と問題点〕 このようにスタックが縮む方向のときに有効フラグ金リ
セットするため、従来は第４図に示す如き回路全必要と
した。第４図において１１〜１４は高速バッファＢのタ
グにおける有効フラグＶ。
〜■３であり、これ全リセットするためにアンド回路７
〜１０よりリセット信号ｋ。−ｋａｋ出力させることが
必要である・ 前記の如く、高速バッファＢのブロックＢ１において、
第３図のスタック５Ｔ−０のブロックＩ）□１−０が転
送されこれについてプロセスが進行するとき、この進行
に必要なオペｖ−７ヨン・コードは、第４図のオペ７−
／ヨン・コード・レジスタ１にセットされる。このオペ
レーション・コード・レジスタ１にセットされたオペレ
ーション・コートハオペレーション・コード・デコーダ
２により解読され、スタックが縮む方向の場合には信号
１１が「１」となる。またこの解読によりマルチプレク
サ３が選択制御され、これにより処理に必要なアドレス
信号が選択される。そしてこのアドレスがブロックの境
界金越えたとき、比較器４はそれまでのハードウェア・
スタック・ポインタＨ８Ｔにおける論理ブロック番号Ｐ
ｌ（第３図Ｈ８Ｔのｂｉに相当）とマルチプレクサ３か
ら伝達されるアドレスの論理ブロック番号とを比較し、
このブロック境界金越えたとき比較器４はその境界変更
検出信号ｊ２ヲ出力する。これによりアンド回路６はス
タックの縮む方向に進行中のプロセスによりブロック境
界が越えたことを示す信号ｌ。−ｒｌＪを出力する。こ
のとき、エンコーダ５はその・・−ドウエア・スタック
・ポインタＨ８Ｔのバッファ・ブロック番号Ｐａ （第
３図Ｈ８ＴのＢｉに相当）を解読してＢ＋であること全
認識し、アンド回路８ ゛に［ｌＪｆ：出力し、
アンド回路７．９．１０には「０」を出力している。し
たがって、アンド回路６より前記の信号ｌ。−「１」が
出力されたとき、アンド回路８は有効フラグ■１ヲ落す
ためのＶｌリセット信号ｋｉ全出力し、これによりｖｌ
−０になり、有効フラグＶｌがリセットされることにな
る。
〜１０よりリセット信号ｋ。−ｋａｋ出力させることが
必要である・ 前記の如く、高速バッファＢのブロックＢ１において、
第３図のスタック５Ｔ−０のブロックＩ）□１−０が転
送されこれについてプロセスが進行するとき、この進行
に必要なオペｖ−７ヨン・コードは、第４図のオペ７−
／ヨン・コード・レジスタ１にセットされる。このオペ
レーション・コード・レジスタ１にセットされたオペレ
ーション・コートハオペレーション・コード・デコーダ
２により解読され、スタックが縮む方向の場合には信号
１１が「１」となる。またこの解読によりマルチプレク
サ３が選択制御され、これにより処理に必要なアドレス
信号が選択される。そしてこのアドレスがブロックの境
界金越えたとき、比較器４はそれまでのハードウェア・
スタック・ポインタＨ８Ｔにおける論理ブロック番号Ｐ
ｌ（第３図Ｈ８Ｔのｂｉに相当）とマルチプレクサ３か
ら伝達されるアドレスの論理ブロック番号とを比較し、
このブロック境界金越えたとき比較器４はその境界変更
検出信号ｊ２ヲ出力する。これによりアンド回路６はス
タックの縮む方向に進行中のプロセスによりブロック境
界が越えたことを示す信号ｌ。−ｒｌＪを出力する。こ
のとき、エンコーダ５はその・・−ドウエア・スタック
・ポインタＨ８Ｔのバッファ・ブロック番号Ｐａ （第
３図Ｈ８ＴのＢｉに相当）を解読してＢ＋であること全
認識し、アンド回路８ ゛に［ｌＪｆ：出力し、
アンド回路７．９．１０には「０」を出力している。し
たがって、アンド回路６より前記の信号ｌ。−「１」が
出力されたとき、アンド回路８は有効フラグ■１ヲ落す
ためのＶｌリセット信号ｋｉ全出力し、これによりｖｌ
−０になり、有効フラグＶｌがリセットされることにな
る。
このようにしてスタックが縮む方向でブロック境界が越
えられたとき、旧ブロックのタグの有効フラグを第４図
に示す如きハードウェアによりリセットしていたので、
高速バッファのブロック数（第４図では４個）が多くな
るとそれに比例して各ブロック対応のタグの有効フラグ
をリセットするためのハード址が増大することになると
いう問題がある。
えられたとき、旧ブロックのタグの有効フラグを第４図
に示す如きハードウェアによりリセットしていたので、
高速バッファのブロック数（第４図では４個）が多くな
るとそれに比例して各ブロック対応のタグの有効フラグ
をリセットするためのハード址が増大することになると
いう問題がある。
本発明の目的は高速バッファのブロック数が増大しても
各ブロック毎の有効フラグをリセットするだめのハード
量が増大せずにすむスタックメモリ制御フラグコントロ
ール方式全提供するものである、 〔発明の構成〕 この目的全遂行するために本発明のスタックメモリ制御
フラグコントロール方式では、複数個のプロセスに応じ
てそれぞれ設けられた低速メモリスタックと複数のブロ
ック部分に区分された高速バッファメモリと前記高速バ
ッファメモリのブロック部分毎に設けられ有効フラグを
有するタグ部全有するスタックメモリにおいて、プロセ
スがスタックの縮む方向に進行することを示す第１の信
号発生手段と、ブロック境界を越えたこと全検出するブ
ロック境界オーバ検出手段と、スタックの縮む方向にブ
ロック境界が越えられたことを示すシュリンク表示手段
′ｔ−具備し、シュリンク表示手段に表示信号がセット
されたとぎそのブロック部分を読出して当該ブロック部
分のタグにおける前記有効フラグ全無効化することを％
徴とする。
各ブロック毎の有効フラグをリセットするだめのハード
量が増大せずにすむスタックメモリ制御フラグコントロ
ール方式全提供するものである、 〔発明の構成〕 この目的全遂行するために本発明のスタックメモリ制御
フラグコントロール方式では、複数個のプロセスに応じ
てそれぞれ設けられた低速メモリスタックと複数のブロ
ック部分に区分された高速バッファメモリと前記高速バ
ッファメモリのブロック部分毎に設けられ有効フラグを
有するタグ部全有するスタックメモリにおいて、プロセ
スがスタックの縮む方向に進行することを示す第１の信
号発生手段と、ブロック境界を越えたこと全検出するブ
ロック境界オーバ検出手段と、スタックの縮む方向にブ
ロック境界が越えられたことを示すシュリンク表示手段
′ｔ−具備し、シュリンク表示手段に表示信号がセット
されたとぎそのブロック部分を読出して当該ブロック部
分のタグにおける前記有効フラグ全無効化することを％
徴とする。
本発明の一実施例全第５図にもとづき説明１−る。
本発明では１個のシュリンクフラグＳを設ける。
このシュリンクフラグＳは高速バッファＢの各ブロック
Ｂｏ −Ｈ３のブロック対応に設けられるのではなく、
唯１つのみ設けられている。そしてこのシュリンクフラ
グＳはスタックの縮む方向でブロック境界が越えられた
ときセットされるものである。
Ｂｏ −Ｈ３のブロック対応に設けられるのではなく、
唯１つのみ設けられている。そしてこのシュリンクフラ
グＳはスタックの縮む方向でブロック境界が越えられた
ときセットされるものである。
第５図において、オペレーション・コード・レジスタ１
にオペレーションコードがセットされると、これがオペ
レーション・コード・デコーダ２により解読され、スタ
ックが縮む方向のときｌ、＝「ＩＪとなる。−またこの
デコーダ２の出力によシマルチプンクサ３が選択制御さ
れ、これにより処理に必要なアドレス店号が選択される
。そしてこのアドンスがブロックの境界上越えたとき、
比較器４は、第４図の場合と同様に境界変更検出信号１
２奮出力する。これによｐ′アンド回路６は、スタック
の縮む方向に進行中のグロセスによりブロック境界が越
えられたことを示す信号ｌ。−１−１」全出力し、これ
によりシュリンクンラグＳはセットされ、ｒ ｌｊ全出
力する。
にオペレーションコードがセットされると、これがオペ
レーション・コード・デコーダ２により解読され、スタ
ックが縮む方向のときｌ、＝「ＩＪとなる。−またこの
デコーダ２の出力によシマルチプンクサ３が選択制御さ
れ、これにより処理に必要なアドレス店号が選択される
。そしてこのアドンスがブロックの境界上越えたとき、
比較器４は、第４図の場合と同様に境界変更検出信号１
２奮出力する。これによｐ′アンド回路６は、スタック
の縮む方向に進行中のグロセスによりブロック境界が越
えられたことを示す信号ｌ。−１−１」全出力し、これ
によりシュリンクンラグＳはセットされ、ｒ ｌｊ全出
力する。
これによりプロセッサ１５に対しては割込み信号が出力
されることになるっプロセッサ１５１は、これにより、
有効でないスタックポインタでスタックをアクセスした
ことを原因とする割込み処理ルーチン内でこのシュリン
クフラグＳ音調らべる。
されることになるっプロセッサ１５１は、これにより、
有効でないスタックポインタでスタックをアクセスした
ことを原因とする割込み処理ルーチン内でこのシュリン
クフラグＳ音調らべる。
そしてこのシュリンクフラグＳがセットされていたとき
、ハードウェア・スタック・ポインタＨ８Ｔのバッファ
・ブロック番号Ｐ３（つまシＢｉ ）を調らべ、これに
よりその旧ブロックのタグの有効ピットＶをリセットす
る。
、ハードウェア・スタック・ポインタＨ８Ｔのバッファ
・ブロック番号Ｐ３（つまシＢｉ ）を調らべ、これに
よりその旧ブロックのタグの有効ピットＶをリセットす
る。
このようにすれば非常に簡単な構成によシヌタックが縮
む方向のときにブロックの境界変更があってもその有効
フラグを簡単に落すことができる。
む方向のときにブロックの境界変更があってもその有効
フラグを簡単に落すことができる。
しかも高速バッファのブロック数が更に増加してもシュ
リンクフラグＳは１個ですむのでハードウェア量の増大
を防止することができる。
リンクフラグＳは１個ですむのでハードウェア量の増大
を防止することができる。
このシュリンクフラグＳは、第６図のように、ハードウ
ェア・スタック・ポインタＨＳ Ｔ’部分に設けてもよ
い。
ェア・スタック・ポインタＨＳ Ｔ’部分に設けてもよ
い。
本発明によればシュリンクフラグ′ｆｔ１個設けるのみ
でスタックが縮む方向でブロック境界を越えたときの制
御に対処することができるので、そのハード構成を簡単
にすることができる。しかも高速バッファのブロック数
を増大してもハード量を増大する必要はない。
でスタックが縮む方向でブロック境界を越えたときの制
御に対処することができるので、そのハード構成を簡単
にすることができる。しかも高速バッファのブロック数
を増大してもハード量を増大する必要はない。
第１図はスタック計算機の説明図、第２図は高速バッフ
ァとスタックの説明図、第３図は高速バッファとタグ、
ハードウェア・スタック・ポインタ等の説明図、第４図
は従来のスタックメモリ制御フラグコントロール方式、
第５図は本発明の一実施例構成図、第６図はシュリンク
フラグの設置部の１例を示す。 図中、ｌｉｄオペレーション・コード・Ｖジスタ、２は
オペ７−シヨン・コード・デコーｆ、３／ｒｉマルチプ
レクサ、４は比較回路、１５・はプロセッサを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１ｆｉｌ
ァとスタックの説明図、第３図は高速バッファとタグ、
ハードウェア・スタック・ポインタ等の説明図、第４図
は従来のスタックメモリ制御フラグコントロール方式、
第５図は本発明の一実施例構成図、第６図はシュリンク
フラグの設置部の１例を示す。 図中、ｌｉｄオペレーション・コード・Ｖジスタ、２は
オペ７−シヨン・コード・デコーｆ、３／ｒｉマルチプ
レクサ、４は比較回路、１５・はプロセッサを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１ｆｉｌ
Claims (1)
- （１） 複ｅ 個のプロセスに応じてそれぞれ設けら
れた低速メモリスタックと複数のブロック部分に区分さ
れた高速バッファメモリと前記高速バッファメモリのブ
ロック部分毎に設けられ有効フラグを有するタグ部を有
するスタックメモリにおいて、プロセスがスタックの縮
む方向に進行することを示′を第１の信号発生手段と、
ブロック境界を越えたこと全検出するブロック境界オー
バ検出手段と、スタックの縮む方向にブロック境界が越
えられたことを示１シュリンク表示手段を具備し、シュ
リンク表示手段に表示信号がセットされたときそのブロ
ック部分を読出して尚該ブロック部分のタグにおける前
記有効フラグ全無効化するＣとを特徴とするスタックメ
モリ制御フラグコントロール方式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113562A JPS595481A (ja) | 1982-06-30 | 1982-06-30 | スタツクメモリ制御フラグコントロ−ル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113562A JPS595481A (ja) | 1982-06-30 | 1982-06-30 | スタツクメモリ制御フラグコントロ−ル方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595481A true JPS595481A (ja) | 1984-01-12 |
Family
ID=14615412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113562A Pending JPS595481A (ja) | 1982-06-30 | 1982-06-30 | スタツクメモリ制御フラグコントロ−ル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926385A (en) * | 1987-08-05 | 1990-05-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with cache memory addressable by block within each column |
-
1982
- 1982-06-30 JP JP57113562A patent/JPS595481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926385A (en) * | 1987-08-05 | 1990-05-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with cache memory addressable by block within each column |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3979726A (en) | Apparatus for selectively clearing a cache store in a processor having segmentation and paging | |
| US3588839A (en) | Hierarchical memory updating system | |
| US5740406A (en) | Method and apparatus for providing fifo buffer input to an input/output device used in a computer system | |
| JPS61107434A (ja) | デ−タ処理装置 | |
| US5638535A (en) | Method and apparatus for providing flow control with lying for input/output operations in a computer system | |
| JPS58212694A (ja) | メモリシステム | |
| US5924126A (en) | Method and apparatus for providing address translations for input/output operations in a computer system | |
| US5805930A (en) | System for FIFO informing the availability of stages to store commands which include data and virtual address sent directly from application programs | |
| US5696990A (en) | Method and apparatus for providing improved flow control for input/output operations in a computer system having a FIFO circuit and an overflow storage area | |
| US10642740B2 (en) | Methods for performing a memory resource retry | |
| EP0730228A1 (en) | ECC protected memory organization with pipelined read-modify-write accesses | |
| EP0386719A2 (en) | Partial store control circuit | |
| US6938118B1 (en) | Controlling access to a primary memory | |
| JPS595481A (ja) | スタツクメモリ制御フラグコントロ−ル方式 | |
| US5933856A (en) | System and method for processing of memory data and communication system comprising such system | |
| JPH01173241A (ja) | キャッシュメモリ装置 | |
| JPH05282208A (ja) | キャッシュメモリ制御方式 | |
| JPS6032220B2 (ja) | 情報処理装置 | |
| JPS59112479A (ja) | キヤツシユメモリの高速アクセス方式 | |
| JP2850340B2 (ja) | キャッシュメモリ制御回路 | |
| KR930002324B1 (ko) | 기억버퍼를 갖는 마이크로 프로세서 | |
| JPS61217834A (ja) | デ−タ処理装置 | |
| JP2972451B2 (ja) | ハードウェア制御ソフトウェアによるキャッシュメモリ制御方式 | |
| JPH0728990A (ja) | グラフィックスメモリアクセス回路 | |
| JPH01125638A (ja) | キャッシュメモリ装置 |