JPS61217834A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61217834A JPS61217834A JP5860985A JP5860985A JPS61217834A JP S61217834 A JPS61217834 A JP S61217834A JP 5860985 A JP5860985 A JP 5860985A JP 5860985 A JP5860985 A JP 5860985A JP S61217834 A JPS61217834 A JP S61217834A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- instructions
- circuit
- jump
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/382—Pipelined decoding, e.g. using predecoding
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置に関し、特に高速な処理を実
現する処理装置の命令取出し制御方式に関するものであ
る。
現する処理装置の命令取出し制御方式に関するものであ
る。
従来この種の命令取出し制御方式としては、高速なアク
セスができる比較的小容量のバッファ記憶装置を主記憶
装置と演算装置との間に設け、主記憶装置に格納された
命令の内から頻繁に使用される命令をバッファ記憶装置
に格納しておき、演算装置からの命令取出し要求に対し
バッファ記憶装置が応答することにより、実効的な主記
憶装置のアクセス時間を短縮するキャッシュメモリ制御
方式が知られている。
セスができる比較的小容量のバッファ記憶装置を主記憶
装置と演算装置との間に設け、主記憶装置に格納された
命令の内から頻繁に使用される命令をバッファ記憶装置
に格納しておき、演算装置からの命令取出し要求に対し
バッファ記憶装置が応答することにより、実効的な主記
憶装置のアクセス時間を短縮するキャッシュメモリ制御
方式が知られている。
上述したキャッシュメモリ制御方式では、主記憶装置に
比しバッファ記憶装置の容量が小さいため、バッファ記
憶装置内に格納されていないアドレスの命令を取出す場
合には、このアドレスを含む一定のブロックを主記憶装
置からバッファ記憶装置へ移送する必要があり、また移
送するためには、移送前に、バッファ記憶装置に格納さ
れているブロックの一部を消去する必要もある。これら
の制御はすべてハードウェア制御により行う必要があり
、バッファ記憶装置を含む多量のハードウェアを必要と
し、比較的中規模なデータ処理装置には適用しづらい制
御方式であった。
比しバッファ記憶装置の容量が小さいため、バッファ記
憶装置内に格納されていないアドレスの命令を取出す場
合には、このアドレスを含む一定のブロックを主記憶装
置からバッファ記憶装置へ移送する必要があり、また移
送するためには、移送前に、バッファ記憶装置に格納さ
れているブロックの一部を消去する必要もある。これら
の制御はすべてハードウェア制御により行う必要があり
、バッファ記憶装置を含む多量のハードウェアを必要と
し、比較的中規模なデータ処理装置には適用しづらい制
御方式であった。
このような問題点を解決するために本発明は、演算装置
での命令実行とは独立して主記憶装置から命令を取出す
命令取出し回路と、この命令取出し回路により取出され
た命令を格納する命令キューレジスタと、命令取出し回
路により取出された命令の種別を判定する先行解読器と
を設けるようにしたものである。
での命令実行とは独立して主記憶装置から命令を取出す
命令取出し回路と、この命令取出し回路により取出され
た命令を格納する命令キューレジスタと、命令取出し回
路により取出された命令の種別を判定する先行解読器と
を設けるようにしたものである。
本発明においては、命令取出し回路により取出された命
令の種別がジャンプを起こす命令であると先行解読器が
判定するまで、命令取出し回路による命令取出しを継続
して行う。
令の種別がジャンプを起こす命令であると先行解読器が
判定するまで、命令取出し回路による命令取出しを継続
して行う。
本発明に係わるデータ処理装置の一実施例を図に示す。
図において、１は主記憶装置、２は主記憶装置１内に格
納された命令の取出し制御を行う命令取出し回路、３は
命令取出し回路２により取出された命令を順次格納する
命令キューレジスタ、４は命令取出し回路２により取出
された命令の種別を判定し、ジャンプが発生する可能性
のある命令と判定した場合は命令取出し回路２に命令取
出しの中断を指示する先行解読器、５は命令キューレジ
スタ３内に格納された命令を順次取出し命令に対応した
動作を行う演算装置である。
納された命令の取出し制御を行う命令取出し回路、３は
命令取出し回路２により取出された命令を順次格納する
命令キューレジスタ、４は命令取出し回路２により取出
された命令の種別を判定し、ジャンプが発生する可能性
のある命令と判定した場合は命令取出し回路２に命令取
出しの中断を指示する先行解読器、５は命令キューレジ
スタ３内に格納された命令を順次取出し命令に対応した
動作を行う演算装置である。
次にこのように構成された装置の動作について説明する
。演算装置５は主記憶装置１内に格納された命令を逐一
取出して命令に対応した動作を行うものであって、まず
演算装置５から命令取出し回路２に対し命令取出し開始
指令ａを送出するとともに、命令取出し開始アドレスを
アドレスバス１０１に送出する。
。演算装置５は主記憶装置１内に格納された命令を逐一
取出して命令に対応した動作を行うものであって、まず
演算装置５から命令取出し回路２に対し命令取出し開始
指令ａを送出するとともに、命令取出し開始アドレスを
アドレスバス１０１に送出する。
命令取出し開始指令ａを受は取った命令取出し回路２で
は、アドレスバス１０１上の命令取出し開始アドレスを
ラッチするとともに主記憶装置１に対する取出し要求を
メモリバス１０２に送出し、その応答をメモリバス１０
２を通して受信すると命令キューレジスタ３に送出する
。このとき受信した命令は先行解読器４にも送出され、
先行解読器４では、受信した命令が命令シーケンスの変
更を行う可能性のある命令すなわちジャンプ形式命令で
あるかどうかの判定を行い、判定結果すを命令取出し回
路２に返送する。この判定結果すがジャンプ形式命令を
指示していない限り、命令取出し回路２は、先程の命令
取出し開始シーケンスで内部にラッチした命令アドレス
を＋１ずつ更新しながら、演算装置５とは独立して主記
憶装置１からの命令取出しを連続的に実行し、取出し命
令を命令キューレジスタ３へ送出する。この実行シーケ
ンスにおいて先行解読器４からの判定結果すがジャンプ
を指示した場合には、命令取出し回路２は、主記憶装置
１からの命令取出しを中断し、演算装置５からの命令取
出し開始指令ａを受信するまで動作を休止する。
は、アドレスバス１０１上の命令取出し開始アドレスを
ラッチするとともに主記憶装置１に対する取出し要求を
メモリバス１０２に送出し、その応答をメモリバス１０
２を通して受信すると命令キューレジスタ３に送出する
。このとき受信した命令は先行解読器４にも送出され、
先行解読器４では、受信した命令が命令シーケンスの変
更を行う可能性のある命令すなわちジャンプ形式命令で
あるかどうかの判定を行い、判定結果すを命令取出し回
路２に返送する。この判定結果すがジャンプ形式命令を
指示していない限り、命令取出し回路２は、先程の命令
取出し開始シーケンスで内部にラッチした命令アドレス
を＋１ずつ更新しながら、演算装置５とは独立して主記
憶装置１からの命令取出しを連続的に実行し、取出し命
令を命令キューレジスタ３へ送出する。この実行シーケ
ンスにおいて先行解読器４からの判定結果すがジャンプ
を指示した場合には、命令取出し回路２は、主記憶装置
１からの命令取出しを中断し、演算装置５からの命令取
出し開始指令ａを受信するまで動作を休止する。
最初に命令取出し開始指令ａを送出した演算装置５は、
命令キューレジスタ３が命令取出し回路２から受信した
命令を格納していることを示す命令キューレジスタ有効
信号Ｃにより、命令取出しが完了したことを認識する。
命令キューレジスタ３が命令取出し回路２から受信した
命令を格納していることを示す命令キューレジスタ有効
信号Ｃにより、命令取出しが完了したことを認識する。
命令キューレジスタ有効信号Ｃを受信した演算装置５は
、命令キューレジスタ３内に格納された命令を一語だけ
取出し、取出し命令に対応した演算を実行する。この演
算実行が完了すると、演算装置５は、再び命令キューレ
ジスタ有効信号Ｃをチェックし、この信号Ｃが無くなる
まで、命令キューレジスタ３に格納された命令を逐一取
出して対応した演算を連続的に実行する。
、命令キューレジスタ３内に格納された命令を一語だけ
取出し、取出し命令に対応した演算を実行する。この演
算実行が完了すると、演算装置５は、再び命令キューレ
ジスタ有効信号Ｃをチェックし、この信号Ｃが無くなる
まで、命令キューレジスタ３に格納された命令を逐一取
出して対応した演算を連続的に実行する。
また一般的な演算実行においては、演算装置５が主記憶
装置１内に格納されたデータを参照したり、格納したり
することを必要とする。この場合において演算装置５は
、アドレスバス１０１およびメモリバス１０２を通して
、参照すべきデータまたは格納すべきデータのアドレス
を主記憶装置１に送出し、データを参照する場合には主
記憶装置１からの応答、データを格納する場合には格納
するデータをデータバス１０３から受信するか若しくは
送出することで主記憶装置１との間のデータの授受を実
行する。
装置１内に格納されたデータを参照したり、格納したり
することを必要とする。この場合において演算装置５は
、アドレスバス１０１およびメモリバス１０２を通して
、参照すべきデータまたは格納すべきデータのアドレス
を主記憶装置１に送出し、データを参照する場合には主
記憶装置１からの応答、データを格納する場合には格納
するデータをデータバス１０３から受信するか若しくは
送出することで主記憶装置１との間のデータの授受を実
行する。
以上説明したように本発明は、演算装置での命令実行と
は独立して主記憶装置から命令を取出す命令取出し回路
と、この命令取出し回路により取出された命令を格納す
る命令キューレジスタと、命令取出し回路により取出さ
れた命令の種別を判定する先行解読器とを設けることに
より、命令取出し回路により取出された命令の種別がジ
ャンプを起こす命令であると先行解読器が判定するまで
命令取出し回路による命令取出しを継続して行うように
したので、演算装置は命令キューレジスタの空き、ふさ
がりの管理を行うことにより空きとなるまで主記憶装置
よりもアクセス時間の高速な命令キューレジスタからの
命令取出しを行うことができ、キャッシュメモリ制御方
式のごときハードウェアによる複雑なバッファ記憶装置
制御を必要とすることなく、比較的中規模なデータ処理
装置に適した主記憶装置からの命令取出し制御方式を可
能とする効果がある。
は独立して主記憶装置から命令を取出す命令取出し回路
と、この命令取出し回路により取出された命令を格納す
る命令キューレジスタと、命令取出し回路により取出さ
れた命令の種別を判定する先行解読器とを設けることに
より、命令取出し回路により取出された命令の種別がジ
ャンプを起こす命令であると先行解読器が判定するまで
命令取出し回路による命令取出しを継続して行うように
したので、演算装置は命令キューレジスタの空き、ふさ
がりの管理を行うことにより空きとなるまで主記憶装置
よりもアクセス時間の高速な命令キューレジスタからの
命令取出しを行うことができ、キャッシュメモリ制御方
式のごときハードウェアによる複雑なバッファ記憶装置
制御を必要とすることなく、比較的中規模なデータ処理
装置に適した主記憶装置からの命令取出し制御方式を可
能とする効果がある。
図は本発明に係わるデータ処理装置の一実施例を示す系
統図である。 １・・・・主記憶装置、２・・・・命令取出し回路、３
・・・・命令キューレジスタ、４・・・・先行解読器、
５・・・・演算装置、１０１・・・・アドレスバス、１
０２・・・・メモリバス、１０３・・・・データバス。
統図である。 １・・・・主記憶装置、２・・・・命令取出し回路、３
・・・・命令キューレジスタ、４・・・・先行解読器、
５・・・・演算装置、１０１・・・・アドレスバス、１
０２・・・・メモリバス、１０３・・・・データバス。
Claims (1)
- 主記憶装置とこの主記憶装置に格納された命令を逐一取
出して実行する演算装置とを有するデータ処理装置にお
いて、前記演算装置での命令実行とは独立して前記主記
憶装置から命令を取出す命令取出し回路と、この命令取
出し回路により取出された命令を格納する命令キューレ
ジスタと、前記命令取出し回路に接続され、前記命令取
出し回路により取出された命令の種別を判定する先行解
読器とを備え、前記命令の種別がジャンプを起こす命令
であると前記先行解読器が判定するまで、前記命令取出
し回路による命令取出しを継続して行うことを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5860985A JPS61217834A (ja) | 1985-03-25 | 1985-03-25 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5860985A JPS61217834A (ja) | 1985-03-25 | 1985-03-25 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217834A true JPS61217834A (ja) | 1986-09-27 |
Family
ID=13089269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5860985A Pending JPS61217834A (ja) | 1985-03-25 | 1985-03-25 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217834A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148329A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | 命令先取り制御方式 |
| EP0936539A3 (de) * | 1998-02-12 | 2002-03-20 | Infineon Technologies AG | Vorrichtung und Verfahren zum Holen von Befehlen für eine programmgesteuerte Einheit |
| WO2003034205A1 (en) * | 2001-10-12 | 2003-04-24 | Pts Corporation | Early resolving instructions |
| US7805592B2 (en) | 2001-10-12 | 2010-09-28 | Altera Corporation | Early resolving instructions |
-
1985
- 1985-03-25 JP JP5860985A patent/JPS61217834A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148329A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | 命令先取り制御方式 |
| EP0936539A3 (de) * | 1998-02-12 | 2002-03-20 | Infineon Technologies AG | Vorrichtung und Verfahren zum Holen von Befehlen für eine programmgesteuerte Einheit |
| WO2003034205A1 (en) * | 2001-10-12 | 2003-04-24 | Pts Corporation | Early resolving instructions |
| US7805592B2 (en) | 2001-10-12 | 2010-09-28 | Altera Corporation | Early resolving instructions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| US4881170A (en) | Instruction prefetch control apparatus | |
| JPS61217834A (ja) | デ−タ処理装置 | |
| JP2534662B2 (ja) | 命令キヤツシユ制御方法 | |
| JPS601655B2 (ja) | デ−タプリフェツチ方式 | |
| JPS6051947A (ja) | 仮想記憶計算機における命令先取方式 | |
| JPH04246728A (ja) | 情報処理装置 | |
| JPH0432415B2 (ja) | ||
| JPH04340145A (ja) | キャッシュメモリ装置 | |
| JP2560312B2 (ja) | 情報処理システム | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| GB1311183A (en) | Data process system with priority-dependent programme inter ruption | |
| JP2902847B2 (ja) | 自己変更コード実行方式 | |
| JPH0795288B2 (ja) | マイクロコンピュータ | |
| JPH03119424A (ja) | 情報処理方式及び装置 | |
| JPS59176848A (ja) | 先行制御方式 | |
| JPS60118932A (ja) | 命令再先取り制御方式 | |
| JPH01191941A (ja) | 情報処理装置 | |
| JPH0225933A (ja) | データ処理装置 | |
| JPH02118729A (ja) | 情報処理装置 | |
| JPS61221845A (ja) | バツフアメモリ無効化アドレス生成方式 | |
| JPS63311438A (ja) | ストア命令不一致制御回路 | |
| JPH01284941A (ja) | 情報処理装置 | |
| JPH0520191A (ja) | キヤツシユメモリ制御方式 | |
| JPH01230152A (ja) | キヤツシユ記憶装置 |