JPS5954857U - 遅延時間制御装置 - Google Patents
遅延時間制御装置Info
- Publication number
- JPS5954857U JPS5954857U JP15027182U JP15027182U JPS5954857U JP S5954857 U JPS5954857 U JP S5954857U JP 15027182 U JP15027182 U JP 15027182U JP 15027182 U JP15027182 U JP 15027182U JP S5954857 U JPS5954857 U JP S5954857U
- Authority
- JP
- Japan
- Prior art keywords
- control device
- delay time
- time control
- demultiplexer
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は従来の遅延時間制御装置を説明するためのブロ
ック図、第２図は可変遅延回路を通過する信号の波形の
一例を示す波形図、第３図はこの考案の一実施例を示す
ブロック図である。 １０１ａ〜１０１ｎ：可変遅延回路、１０６゜１０７＝
時定数回路を構成する抵抗器、１０８゜１０９：時定数
回路を構成する可変容量ダイオ−下、１１１：コンデン
サ、１１２：ランダムアクセスメモリ、３０１：Ｌ／レ
ジスタ３０２：Ｄ−Ａ変換器、３０４：ディマルチプレ
クサ。
ック図、第２図は可変遅延回路を通過する信号の波形の
一例を示す波形図、第３図はこの考案の一実施例を示す
ブロック図である。 １０１ａ〜１０１ｎ：可変遅延回路、１０６゜１０７＝
時定数回路を構成する抵抗器、１０８゜１０９：時定数
回路を構成する可変容量ダイオ−下、１１１：コンデン
サ、１１２：ランダムアクセスメモリ、３０１：Ｌ／レ
ジスタ３０２：Ｄ−Ａ変換器、３０４：ディマルチプレ
クサ。
Claims (1)
- 【実用新案登録請求の範囲】 −Ａ 複数の制御出力チャンネルのデータが書込まれ
たランダムアクセスメモリと、 Ｂ このランダムサクセスメモリから読出されたディジ
タルデータをアナログ変換するＤ−Ａ変換器と、 ＣこのＤ−Ａ変換器の出力を各チャンネルに分配するデ
ィマルチプレクサと、 Ｄ このディマルチプレクサの出力側に接続された複数
のコンデンサと、 Ｅ この各コンデンサに充電された電圧により抵抗器と
可変容量ダイオードの時定数が決められる可変遅延回路
と、 を具備して成る遅延時間制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15027182U JPS5954857U (ja) | 1982-10-01 | 1982-10-01 | 遅延時間制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15027182U JPS5954857U (ja) | 1982-10-01 | 1982-10-01 | 遅延時間制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954857U true JPS5954857U (ja) | 1984-04-10 |
Family
ID=30333337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15027182U Pending JPS5954857U (ja) | 1982-10-01 | 1982-10-01 | 遅延時間制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954857U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635482U (ja) * | 1986-06-28 | 1988-01-14 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111472A (en) * | 1980-12-29 | 1982-07-10 | Advantest Corp | Logical-circuit testing device |
-
1982
- 1982-10-01 JP JP15027182U patent/JPS5954857U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111472A (en) * | 1980-12-29 | 1982-07-10 | Advantest Corp | Logical-circuit testing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635482U (ja) * | 1986-06-28 | 1988-01-14 |
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