JPS5955563A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5955563A JPS5955563A JP16567682A JP16567682A JPS5955563A JP S5955563 A JPS5955563 A JP S5955563A JP 16567682 A JP16567682 A JP 16567682A JP 16567682 A JP16567682 A JP 16567682A JP S5955563 A JPS5955563 A JP S5955563A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- instruction
- interrupt
- instructions
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、高速の命令実行プロセッサと比較的低速の命
令実行兼チャネル制御プロセッサとによりマルチプロセ
ッザ・システムを構成し、命令セットのうち大部分は高
速の命令実行プロセッサ単独で実行し、残υは高速の命
令実行プロセッサから低速の命令実行兼チャネル制御プ
ロセッサに依頼して実行されるようになった情報処理装
置に関するものである。
令実行兼チャネル制御プロセッサとによりマルチプロセ
ッザ・システムを構成し、命令セットのうち大部分は高
速の命令実行プロセッサ単独で実行し、残υは高速の命
令実行プロセッサから低速の命令実行兼チャネル制御プ
ロセッサに依頼して実行されるようになった情報処理装
置に関するものである。
異なる性能の２つのプロ邊ノサを備え、命令を実行する
情報処理装置は従来から知られている。
情報処理装置は従来から知られている。
この情報処理装置では、第１のプロセッサとして、命令
セント（一般的な機械語の命令）のうちの大部分を単独
で実行可能な高速命令実行プロセッサが用意され、第２
のプロセッサとして、命令セントのうちの残る１部を第
１のプロセッサからの依頼を受けて実行する比較的低速
の命令実行兼チャネル制御プロセッサが用意される。第
１のプロセッサは、全ての処理が行えるようになってい
るわけでない。Ｉ１０装置などは全て第２のプロセッサ
についている。そしてＩ１０装置が第２のプロセッサに
ついている関係上、Ｉ１０装置のチャネルのマスクも第
２のプロセッサにある。したがって、例えばＩ１０装置
のチャネルのマスクを操作する命令を実行する場合には
、命令フェッチは第１のプロセッサによって行えるが、
マスクの操作は第１のプロセッサから第２のプロセッサ
に依頼をしないと行えない。
セント（一般的な機械語の命令）のうちの大部分を単独
で実行可能な高速命令実行プロセッサが用意され、第２
のプロセッサとして、命令セントのうちの残る１部を第
１のプロセッサからの依頼を受けて実行する比較的低速
の命令実行兼チャネル制御プロセッサが用意される。第
１のプロセッサは、全ての処理が行えるようになってい
るわけでない。Ｉ１０装置などは全て第２のプロセッサ
についている。そしてＩ１０装置が第２のプロセッサに
ついている関係上、Ｉ１０装置のチャネルのマスクも第
２のプロセッサにある。したがって、例えばＩ１０装置
のチャネルのマスクを操作する命令を実行する場合には
、命令フェッチは第１のプロセッサによって行えるが、
マスクの操作は第１のプロセッサから第２のプロセッサ
に依頼をしないと行えない。
従来のこのような情報処理装置において、第１のプロセ
ッサから第２のプロセッサに命令の実行を依頼する場合
、その依頼方法は１種類に限られている。例えばその１
つに、通信レジスタに状態表示する方法がある。この方
法は、第１のプロセッサから第２のプロセッサへは能動
的な働きかけをせず、第２のプロセッサにおいて仕事が
ないときに通信レジスタをみて第１のプロセッサから命
令実行の依頼要求があることを知るものである。
ッサから第２のプロセッサに命令の実行を依頼する場合
、その依頼方法は１種類に限られている。例えばその１
つに、通信レジスタに状態表示する方法がある。この方
法は、第１のプロセッサから第２のプロセッサへは能動
的な働きかけをせず、第２のプロセッサにおいて仕事が
ないときに通信レジスタをみて第１のプロセッサから命
令実行の依頼要求があることを知るものである。
しかしこの方法では、緊急性を要する依頼要求であって
も第２のプロセッサに仕事がなくなるまで詩たされるこ
とになる。依頼方法のもう１つの例は第２のプロセッサ
に割込をかける方法である。
も第２のプロセッサに仕事がなくなるまで詩たされるこ
とになる。依頼方法のもう１つの例は第２のプロセッサ
に割込をかける方法である。
この方法は、第２のプロセッサにおいて割込レベルを自
由に割当てることができればよいが、割込レベルの数が
限られている。第２のプロセッサは、チャネルの処理も
行っており、緊急性のない割込は緊急性のあるチャネル
の処理を妨げることになる。又、第２のプロセッサが、
割込がなされてからその割込の緊急性の有無を判定する
ことになると、Ｉ１０装置のオーバランを起したシする
ことにもなる。したがって従来の方式では、第２のプロ
セッサがチャネル制御の実行中には第１のプロセッサか
らの命令実行依頼ができないという欠点がある。
由に割当てることができればよいが、割込レベルの数が
限られている。第２のプロセッサは、チャネルの処理も
行っており、緊急性のない割込は緊急性のあるチャネル
の処理を妨げることになる。又、第２のプロセッサが、
割込がなされてからその割込の緊急性の有無を判定する
ことになると、Ｉ１０装置のオーバランを起したシする
ことにもなる。したがって従来の方式では、第２のプロ
セッサがチャネル制御の実行中には第１のプロセッサか
らの命令実行依頼ができないという欠点がある。
本発明は、上記の問題を解決するものであって、第１の
プロセッサから第２のプロセッサに命令実行依頼を行う
場合に、その内容によって依頼方法を変え、２つのプロ
セッサを効率的に動作させ、〔発明の構成〕 そのだめに本発明の情報処理装置は、第１のプロセッサ
、入出力装置を有する第２のプロセッサ、及び上記第１
のプロセッサと上記第２のプロセッサとが共用する主記
憶装置を備え、上記第１のプロセッサが命令をフェッチ
して命令を実行すると共に、特定の命令は上記第１のプ
ロセッサから上記第２のプロセッサに依頼して実行する
ようになった情報処理ンステムにおいて、上記第１のプ
ロセッサの中に、通信レジスタと情報通知手段とを設け
、上記第１のプロセッサは、上記特定の命令のうち出現
頻度が高く緊急を要する命令は優先度の高い割込レベル
で上記第２のプロセッサに割込を発行し、上記特定の命
令のうち出現頻度が低い命令は優先度の低い割込レベル
で上記第２のプロセッサに割込を発行するか若しくは上
記通信レジスタに命令実行依頼の表示すると共に上記情
報通知手段に命令実行依頼の内容をセットし、上記第よ
って認識しその後上記情報レジスタの内容を読取−て実
行する１うに構成され、竹６とを′１寺徴とするもので
ある。。
プロセッサから第２のプロセッサに命令実行依頼を行う
場合に、その内容によって依頼方法を変え、２つのプロ
セッサを効率的に動作させ、〔発明の構成〕 そのだめに本発明の情報処理装置は、第１のプロセッサ
、入出力装置を有する第２のプロセッサ、及び上記第１
のプロセッサと上記第２のプロセッサとが共用する主記
憶装置を備え、上記第１のプロセッサが命令をフェッチ
して命令を実行すると共に、特定の命令は上記第１のプ
ロセッサから上記第２のプロセッサに依頼して実行する
ようになった情報処理ンステムにおいて、上記第１のプ
ロセッサの中に、通信レジスタと情報通知手段とを設け
、上記第１のプロセッサは、上記特定の命令のうち出現
頻度が高く緊急を要する命令は優先度の高い割込レベル
で上記第２のプロセッサに割込を発行し、上記特定の命
令のうち出現頻度が低い命令は優先度の低い割込レベル
で上記第２のプロセッサに割込を発行するか若しくは上
記通信レジスタに命令実行依頼の表示すると共に上記情
報通知手段に命令実行依頼の内容をセットし、上記第よ
って認識しその後上記情報レジスタの内容を読取−て実
行する１うに構成され、竹６とを′１寺徴とするもので
ある。。
以下、本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の１実施例を示すブロック構成図、第２
図は本発明の情報処理装置による命令実行のフローを示
す図、第３図は本発明が適用される第１のプロセッサに
よる処理の流れを示すフロー・チャート、第４図は本発
明が適用される第２のプロセッサによる監視ルーチンの
処理の流れを示すフロー・チャート、第５図は本発明が
適用される第２のプロセッサによる割込による依頼の処
理の流れを示すフローΦチャートである。
図は本発明の情報処理装置による命令実行のフローを示
す図、第３図は本発明が適用される第１のプロセッサに
よる処理の流れを示すフロー・チャート、第４図は本発
明が適用される第２のプロセッサによる監視ルーチンの
処理の流れを示すフロー・チャート、第５図は本発明が
適用される第２のプロセッサによる割込による依頼の処
理の流れを示すフローΦチャートである。
第１図において、１は第１のプロセッサ、２は第２のプ
ロセッサ、３は主記憶装置、４は通信レジスタ、５け情
報セント・レジスタ（情報通知手政の実施例）、６はＩ
１０装置を示す。第１のプロセッサ１は、高速の命令実
行プロセッサであって、主記憶装置３から命令フェッチ
を行って命令を実行し、又は第２のプロセッサ２に命令
の実行を依頼する。第２のプロセッサ２は、Ｉ１０装置
６を有し比較的低速の命令実行兼チャネル制御プロセッ
サであって、第１のプロセッサ１から依頼のある命令の
実行と第２のプロセッサ２自身の処理を行う。第１のプ
ロセッサ１から第２のプロセッサ２に依頼する命令の中
で、その内容に応じ、出現頻度が高く、緊急を要する命
令の依頼は優先度の高い割込レベルをもつ割込で依頼し
、又出現頻度が低い命令の依頼は通信レジスタ４に依頼
の表示を行って依頼する。依頼の内容は、第２のプロセ
ッサ２からアクセス可能な情報セット・レジスタ５にセ
ットし、命令の依頼が受付けられたとき、第２のプロセ
ッサ２によって読取られる。
ロセッサ、３は主記憶装置、４は通信レジスタ、５け情
報セント・レジスタ（情報通知手政の実施例）、６はＩ
１０装置を示す。第１のプロセッサ１は、高速の命令実
行プロセッサであって、主記憶装置３から命令フェッチ
を行って命令を実行し、又は第２のプロセッサ２に命令
の実行を依頼する。第２のプロセッサ２は、Ｉ１０装置
６を有し比較的低速の命令実行兼チャネル制御プロセッ
サであって、第１のプロセッサ１から依頼のある命令の
実行と第２のプロセッサ２自身の処理を行う。第１のプ
ロセッサ１から第２のプロセッサ２に依頼する命令の中
で、その内容に応じ、出現頻度が高く、緊急を要する命
令の依頼は優先度の高い割込レベルをもつ割込で依頼し
、又出現頻度が低い命令の依頼は通信レジスタ４に依頼
の表示を行って依頼する。依頼の内容は、第２のプロセ
ッサ２からアクセス可能な情報セット・レジスタ５にセ
ットし、命令の依頼が受付けられたとき、第２のプロセ
ッサ２によって読取られる。
第１のプロセッサｌと第２のプロセッサ２における命令
実行のフローを第２図に示す。第２のプロセッサ２には
、３つの処理レベルが設けられる。
実行のフローを第２図に示す。第２のプロセッサ２には
、３つの処理レベルが設けられる。
１番優先度の高いレベル２には、第１のプローヒノサ１
から割込によって依頼された命令の実行と、第２のプロ
セッサ２自身の処理、例えばブーヤネル制御動作等の中
でも短時間の一す゛−ビスで十分であるが、待ち時間の
許容度の小さいもの（磁気テープや回線の制御等）が割
当てられる。次のレーくル１には待ち時間の許容度の大
きいチャネル制御が割当てられる。このレベル１より低
いレベル０で通信レジスタ４に表示して依頼された命令
が実行される。第２図に示すように、第１のプロセッサ
１が命令実行中、第２のプロセッサ２に依頼する命令で
、出現頻度が高く、緊急を要する命令があると、第１の
プロセッサ１から第２のプロセッサ２に割込ＲＱ１２が
発行される。この時、第２のプロセッサ２がレベル１の
Ｉ１０処理を実行中であれば、このＩ１０処理に優先し
て割込ＲＱｉ２によって依頼された命令が実行される。
から割込によって依頼された命令の実行と、第２のプロ
セッサ２自身の処理、例えばブーヤネル制御動作等の中
でも短時間の一す゛−ビスで十分であるが、待ち時間の
許容度の小さいもの（磁気テープや回線の制御等）が割
当てられる。次のレーくル１には待ち時間の許容度の大
きいチャネル制御が割当てられる。このレベル１より低
いレベル０で通信レジスタ４に表示して依頼された命令
が実行される。第２図に示すように、第１のプロセッサ
１が命令実行中、第２のプロセッサ２に依頼する命令で
、出現頻度が高く、緊急を要する命令があると、第１の
プロセッサ１から第２のプロセッサ２に割込ＲＱ１２が
発行される。この時、第２のプロセッサ２がレベル１の
Ｉ１０処理を実行中であれば、このＩ１０処理に優先し
て割込ＲＱｉ２によって依頼された命令が実行される。
又、図示していないが、第２のプロセッサ２がレベル２
のＩ１０処理を実行中の場合には、その処理が終った後
、割込ｎｑｉｚによって依頼された命令が実行される。
のＩ１０処理を実行中の場合には、その処理が終った後
、割込ｎｑｉｚによって依頼された命令が実行される。
したがってこの場合の命令の実行は、Ｉ１０処理に袈す
る時間だけ遅延するが、レベル２で実行される工１０処
理は、先に述べたように短時間のサービスで十分なもの
であるので、遅延時間がそれ程長くなることはない。第
１のプロセッサ１は、第２のプロセッサに命令実行を依
頼すると、Ｉ（ＡＬＴ命令を発行して停止し、第２のプ
ロセッサ２によって依頼した命令が実行され、第２のプ
ロセッサ２から起動がかかるのを持ち、起動がかかると
再び命令実行を開始する。第２のプロセッサ２では、第
１のプロセッサ１から割込により依頼された命令を実行
すると、中断されていたＩ１０処理を実行する。レベル
１のＩ１０処理が終了すると、レベルＯの監視ルーチン
を実行する。ここで第２のプロセッサ２は、第１のプロ
セッサ１が通信レジスタ４を読取った結果依頼表示フラ
グがセントされていると、依頼の内容を情報レジスタ５
乃・ら読取って、第１のプロセッサ１から依頼された命
令を実行する。図示していないが、第２のプロセッサ２
がレベル１のＩ１０処理を実行中に第１のプ戸セッサ１
の通信レジスタ４の依頼表示フラグがセットされても、
■１０処理が終って監視ルーチンが実行されないと、通
信レジスタ４の依頼表示フラグの内容は第２のプロセッ
サ２から読取られることはない。
る時間だけ遅延するが、レベル２で実行される工１０処
理は、先に述べたように短時間のサービスで十分なもの
であるので、遅延時間がそれ程長くなることはない。第
１のプロセッサ１は、第２のプロセッサに命令実行を依
頼すると、Ｉ（ＡＬＴ命令を発行して停止し、第２のプ
ロセッサ２によって依頼した命令が実行され、第２のプ
ロセッサ２から起動がかかるのを持ち、起動がかかると
再び命令実行を開始する。第２のプロセッサ２では、第
１のプロセッサ１から割込により依頼された命令を実行
すると、中断されていたＩ１０処理を実行する。レベル
１のＩ１０処理が終了すると、レベルＯの監視ルーチン
を実行する。ここで第２のプロセッサ２は、第１のプロ
セッサ１が通信レジスタ４を読取った結果依頼表示フラ
グがセントされていると、依頼の内容を情報レジスタ５
乃・ら読取って、第１のプロセッサ１から依頼された命
令を実行する。図示していないが、第２のプロセッサ２
がレベル１のＩ１０処理を実行中に第１のプ戸セッサ１
の通信レジスタ４の依頼表示フラグがセットされても、
■１０処理が終って監視ルーチンが実行されないと、通
信レジスタ４の依頼表示フラグの内容は第２のプロセッ
サ２から読取られることはない。
次に第１のプロセッサによる処理の流れを第３図を参照
しつつ説明する。
しつつ説明する。
■ 命令フェッチを行う。次に■の処理を行う。
■ オペレー／ヨン・コードを解読する。
解読した結果、第１のプロセッサ内で実行可能である場
合には■の処理を行い、第２のプロセッサに依頼すべき
命令で、且つ出現頻度が高く、緊急を要する命令である
場合には■の処理を行い、第２のプロセッサに依頼すべ
き命令で、且つ出現頻度の低い命令である場合には■の
処理を行う。
合には■の処理を行い、第２のプロセッサに依頼すべき
命令で、且つ出現頻度が高く、緊急を要する命令である
場合には■の処理を行い、第２のプロセッサに依頼すべ
き命令で、且つ出現頻度の低い命令である場合には■の
処理を行う。
■ 第１のプロセッサ内で命令を実行する。
次に■の処理を行う。
■ 割込で命令実行依頼を第２のプロセッサに通知する
。次にＩ−Ｉ Ａ Ｌ Ｔ命令を発行し、第２のプロセ
ッサから起動命令が発行されるまで停止し、第２のプロ
セッサから起動命令が発行されると、■の処理を行う。
。次にＩ−Ｉ Ａ Ｌ Ｔ命令を発行し、第２のプロセ
ッサから起動命令が発行されるまで停止し、第２のプロ
セッサから起動命令が発行されると、■の処理を行う。
尚、場合によっては（のの処理が■に含まれることもあ
る。
る。
■ 通信レジスタの依頼表示フラグを論理「１」Ｋする
。次に■の処理を行う。
。次に■の処理を行う。
■ 第２のプロセッサからアクセス可能な情報レジスタ
に必要な情報をセットする。
に必要な情報をセットする。
次にＨＡＬＴ命令を発行し、第２のプロセッサから起動
命令が発行されるまで停止し、第２のプロセッサから起
動命令が発行されると、■の処理を行う。
命令が発行されるまで停止し、第２のプロセッサから起
動命令が発行されると、■の処理を行う。
■ ソフトによる割込があるか否かを調べ、割込があれ
ばその割込処理を実行した後■の処理に戻る。
ばその割込処理を実行した後■の処理に戻る。
第２のプロセッサにおける監視ルーチンによる処理の流
れを第４図を参照しつつ説明する。
れを第４図を参照しつつ説明する。
■ 第１のプロセッサがＨＡＬＴ状態か否かを調べる。
ＮＯの場合にはＹｅｓＫなるまで繰返し、Ｙｅｓの場合
には■の処理を行う。
には■の処理を行う。
■ 命令実行の依頼か否かを調べる。
Ｎｏの場合には他の項目を調べ、Ｙｅｓの場合には［相
］の処理を行う。
］の処理を行う。
［相］ 依頼された命令をデコードする。次に００の処
理を行う。
理を行う。
■ デコードされた結果に基づき依頼された命令を実行
する。次に０の処理を行う。
する。次に０の処理を行う。
［相］ ソフトによる割込があるか否かを調べる。
ＮＯの場合には［相］の処理を行う。
［株］ 第１のプロセッサに起動をかけ、■の処理に戻
る。
る。
第２のプロセッサにおける割込処理の流れを第５図を参
照しつつ説明する。第１のプロセッサからレベル２で割
込がかけられ、第２のプロセッサが割込を検出すると次
のように処理される。
照しつつ説明する。第１のプロセッサからレベル２で割
込がかけられ、第２のプロセッサが割込を検出すると次
のように処理される。
ＱＩ１０処理の割込であるか否かを調べる。
Ｎｏであるので［相］の処理を行う。
０ 第１のプロセッサがＨＡＬＴ状態であるか否かを調
べる。
べる。
ＹｅＳであるので［相］の処理を行う。
Ｏｉ＋１ 依頼された命令をデコードする。次に０の
処理を行う。
処理を行う。
■ デコードされた結果に基づき依頼された命令を実行
する。次に［株］の処理を行う。
する。次に［株］の処理を行う。
［相］ 第１のプロセッサに起動をかけ、割込処理前の
状態の処理に戻る。
状態の処理に戻る。
なお、以−にの説明では、出現頻度の低い命令は通信レ
ジスタに依頼を表示して第２のプロセッサに命令実行の
依頼したが、優先度の低い割込によって第２のプロセッ
サに命令実行を依頼してもよい。
ジスタに依頼を表示して第２のプロセッサに命令実行の
依頼したが、優先度の低い割込によって第２のプロセッ
サに命令実行を依頼してもよい。
以上の説明から明らかなよう傾、本発明によれば、２つ
の依頼方法を使い分けて第１のプロセッサから第２のプ
ロセッサに命令実行を依頼するので、第２のプロセッサ
は、自身の処理の中でも短時間のサービスで十分である
が、待ち時間の許容度の小さいものに対して悪影響を与
えることなく、第１のプロセッサから依頼された緊急性
を要する命令を実行することができ、又、待ち時間の許
容度が大きいチャネル制御より低いレベルで第１のプロ
セッサから依頼されたその他の命令を実行することがで
き、経済的に高性能なマルチプロセッサ・ノステムを実
現することができる。
の依頼方法を使い分けて第１のプロセッサから第２のプ
ロセッサに命令実行を依頼するので、第２のプロセッサ
は、自身の処理の中でも短時間のサービスで十分である
が、待ち時間の許容度の小さいものに対して悪影響を与
えることなく、第１のプロセッサから依頼された緊急性
を要する命令を実行することができ、又、待ち時間の許
容度が大きいチャネル制御より低いレベルで第１のプロ
セッサから依頼されたその他の命令を実行することがで
き、経済的に高性能なマルチプロセッサ・ノステムを実
現することができる。
第１図は本発明の１実施例を示すブｏ ツク構成図、第
２図は本発明の情報処理装置による命令実行のフローを
示す図、第３図は本発明が適用される第１のプロセッサ
による処理の流れを示すフロｍ−チャート、第４図は本
発明が適用される第２のプロセッサによる監視ルーチン
の処理の流れを示すフロー・チャート、第５図は本発明
が適用される第２のプロセッサによる割込による依頼の
処理の流れを示すフロー・チャートである。 １・・・第１Ｑプロセソナ、２・・・第２のプロセッサ
、３・・・主記憶装置、４・・・通信レジスタ、５・・
・情報セ１、／）・レジスタ、６・・・Ｉ１０装！。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
２図は本発明の情報処理装置による命令実行のフローを
示す図、第３図は本発明が適用される第１のプロセッサ
による処理の流れを示すフロｍ−チャート、第４図は本
発明が適用される第２のプロセッサによる監視ルーチン
の処理の流れを示すフロー・チャート、第５図は本発明
が適用される第２のプロセッサによる割込による依頼の
処理の流れを示すフロー・チャートである。 １・・・第１Ｑプロセソナ、２・・・第２のプロセッサ
、３・・・主記憶装置、４・・・通信レジスタ、５・・
・情報セ１、／）・レジスタ、６・・・Ｉ１０装！。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 第１のプロセッサ、入出力装置を有する第２のプロセッ
サ、及び上記第１のプロセッサと上記第２のプロセッサ
とが共用する主記憶装置を備え、上記第１のプロセッサ
が命令をフェッチして命令を実行すると共に、特定の命
令は上記第１のプロセッサから上記第２のプロセッサに
依頼して実行するようになった情報処理システムにおい
て、上記第１のプロセッサの中に、通信レジスタと情報
通知手段とを設け、上記第１のプロセッサは、上記特定
の命令のうち出現頻度が高く緊急を要する命令は優先度
の高い割込レベルで上記第２のプロセッサに割込を発行
し、上記特定の命令のうち出現頻度が低い命令は優先度
の低い割込レベルで上記第２のプロセッサに割込を発行
するか若しくは上記通信レジスタに命令実行依頼の表示
をすると共に上記情報通知手段に命令実行依頼の内容を
セントし、上記第２のプロセッサは、上記割込による命
令実行依頼はその割込レベルに従って実行し、上記通信
レジスタに表示された命令実行依頼は監視ルーチンによ
って認識しその後上記情報通知手段の内容を読取って実
行するように構成されたことを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16567682A JPS5955563A (ja) | 1982-09-22 | 1982-09-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16567682A JPS5955563A (ja) | 1982-09-22 | 1982-09-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955563A true JPS5955563A (ja) | 1984-03-30 |
| JPS6349261B2 JPS6349261B2 (ja) | 1988-10-04 |
Family
ID=15816911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16567682A Granted JPS5955563A (ja) | 1982-09-22 | 1982-09-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2024024102A1 (ja) * | 2022-07-29 | 2024-02-01 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384658A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Processing system for inter-processor communication |
-
1982
- 1982-09-22 JP JP16567682A patent/JPS5955563A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384658A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Processing system for inter-processor communication |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2024024102A1 (ja) * | 2022-07-29 | 2024-02-01 | ||
| WO2024024102A1 (ja) * | 2022-07-29 | 2024-02-01 | 日本電信電話株式会社 | 計算機システム、タスクスケジューラ装置、待ちプロセス起床方法およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349261B2 (ja) | 1988-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4272819A (en) | Inter-subsystem direct transfer system | |
| US5469571A (en) | Operating system architecture using multiple priority light weight kernel task based interrupt handling | |
| US6553487B1 (en) | Device and method for performing high-speed low overhead context switch | |
| JP4034969B2 (ja) | 共通メモリのメモリ管理システム | |
| US20140022263A1 (en) | Method for urgency-based preemption of a process | |
| US20030177288A1 (en) | Multiprocessor system | |
| JPS5955563A (ja) | 情報処理装置 | |
| WO2022172366A1 (ja) | サーバ内遅延制御装置、サーバ内遅延制御方法およびプログラム | |
| JPH064314A (ja) | タスク間同期通信装置 | |
| US6920513B2 (en) | Bus management techniques | |
| JPS593774A (ja) | アクセス処理方式 | |
| EP1986097A1 (en) | Parallel processing device and exclusive access control | |
| JP2585905B2 (ja) | マルチタスク実行装置 | |
| JPS59771A (ja) | デ−タ処理装置における演算処理部選択制御方式 | |
| JPS6148743B2 (ja) | ||
| CN121326243A (zh) | LLM推理单机PCIe-SSD零显存并发处理方法 | |
| JP2003280932A (ja) | 機能システム、機能システム管理方法、データ処理装置及びコンピュータプログラム | |
| JPH0559465B2 (ja) | ||
| JP2847863B2 (ja) | マイクロプロセッサ割込み制御方式 | |
| CN120455687A (zh) | 一种高效视频解码方法、系统、设备及存储介质 | |
| KR20020075667A (ko) | 이동통신 시스템에서의 쓰레드 지향 동적 버퍼를 이용한데이터 처리 장치 및 그 방법 | |
| JPH0290331A (ja) | 仮想計算機システムのためのプロセツサ間通信命令処理装置 | |
| JPH0444131A (ja) | 複数ｏｓ走行システムにおけるプロセッサ間通信の実行装置および方法 | |
| JPH0535507A (ja) | 中央処理装置 | |
| JPS61253569A (ja) | チヤネルコマンド語先取り方式 |