JPS595663A - 半導体装置 - Google Patents
半導体装置Info
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- JPS595663A JPS595663A JP58064652A JP6465283A JPS595663A JP S595663 A JPS595663 A JP S595663A JP 58064652 A JP58064652 A JP 58064652A JP 6465283 A JP6465283 A JP 6465283A JP S595663 A JPS595663 A JP S595663A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/812—Charge-trapping diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
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- Read Only Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、更に具体的には本発明はシ
ョットキ・バリヤ（障壁）接合及び電荷を近隣において
捕獲するための二重誘電体系を用いる不揮発性半導体メ
モリ及びスイッチング用デバイスに係るものである。捕
獲された電荷はショットキ・バリヤ接合をして、捕獲電
荷の大きさに従って通常のダイオードの導電率特性（オ
フ状態）と単純なオーミック接点の導電率特性（オン状
態）の間においてその導電率特性を変動させる。
ョットキ・バリヤ（障壁）接合及び電荷を近隣において
捕獲するための二重誘電体系を用いる不揮発性半導体メ
モリ及びスイッチング用デバイスに係るものである。捕
獲された電荷はショットキ・バリヤ接合をして、捕獲電
荷の大きさに従って通常のダイオードの導電率特性（オ
フ状態）と単純なオーミック接点の導電率特性（オン状
態）の間においてその導電率特性を変動させる。
従来より、設計が簡単で、コンパクトなアレイとして製
造が可能であって、高速度且つ非破壊読取りの可能なメ
モリ及びスイッチング機能を呈する、成る種のスイッチ
ング及びプログラム式の読取専用（ＦＲＯＭ）応用のた
めに必要とされる様な半導体メモリ及びスイッチング装
置が必要とされている。
造が可能であって、高速度且つ非破壊読取りの可能なメ
モリ及びスイッチング機能を呈する、成る種のスイッチ
ング及びプログラム式の読取専用（ＦＲＯＭ）応用のた
めに必要とされる様な半導体メモリ及びスイッチング装
置が必要とされている。
従来技術においてはアレイ状の形態の種々のタイプの半
導体メモリ及びスイッチング・デバイスが存在する。そ
の様なデバイスの１つは成る所定の値を超す電圧がゲー
トに印加される場合に、電荷を記憶即ち捕獲しうる異な
った誘電絶縁材の層を用いる事によって変更しうる絶縁
ゲート電界効果トランジスタ（ＩＧＦＥＴ）である。こ
の様な従来技術は例えば米国特許第３８８２４６９号明
細書及び米国特許第３＜５４９８８４号明細書に示され
ている。二重層誘電体及び拡散型半導体構造体を用いる
不揮発性ダイオードを用いるいわゆるクロス・ポイント
・メモリ・アレイの例は米国特許第３８３８４０５号明
細書に開示されている。
導体メモリ及びスイッチング・デバイスが存在する。そ
の様なデバイスの１つは成る所定の値を超す電圧がゲー
トに印加される場合に、電荷を記憶即ち捕獲しうる異な
った誘電絶縁材の層を用いる事によって変更しうる絶縁
ゲート電界効果トランジスタ（ＩＧＦＥＴ）である。こ
の様な従来技術は例えば米国特許第３８８２４６９号明
細書及び米国特許第３＜５４９８８４号明細書に示され
ている。二重層誘電体及び拡散型半導体構造体を用いる
不揮発性ダイオードを用いるいわゆるクロス・ポイント
・メモリ・アレイの例は米国特許第３８３８４０５号明
細書に開示されている。
二重層誘電体及びショットキ・バリヤ・ダイオードを有
する不揮発性メモリ・セルも従来技術において用いられ
ている。その例は米国特許第４０１０４８２号明細書に
見出される。
する不揮発性メモリ・セルも従来技術において用いられ
ている。その例は米国特許第４０１０４８２号明細書に
見出される。
上記の様な及び他の不揮発性メモリ・セル配列体に関す
る従来技術における困難点は、製造が困難である事、十
分な高密度のものを製造するのに適していない事である
。
る従来技術における困難点は、製造が困難である事、十
分な高密度のものを製造するのに適していない事である
。
（イ）改良された半導体メモリ及びスイッチング・デバ
イスを提供する事。
イスを提供する事。
（ロ）高速非破壊読取が可能で且つ高密度なアレイとし
て容易に集積化しうる改良された半導体メモリ及びスイ
ッチング・デバイスを提供する事。
て容易に集積化しうる改良された半導体メモリ及びスイ
ッチング・デバイスを提供する事。
（ハ）高速度読取を呈し高密度アレイを製造するのが簡
単な不揮発性メモリ及びスイッチング・デバイスを提供
する事。
単な不揮発性メモリ及びスイッチング・デバイスを提供
する事。
（ロ）高速度非破壊読取が可能な、メモリ、スイッチ、
選択的に可変なインピーダンスもしくは単方向導通デバ
イスとして用いうる不揮発性のメモリ及びスイッチング
・デバイスを提供する事。
選択的に可変なインピーダンスもしくは単方向導通デバ
イスとして用いうる不揮発性のメモリ及びスイッチング
・デバイスを提供する事。
これらの及び他の本発明の目的及び利点は、近隣に配置
された状態に電荷を捕獲するための二重層絶縁体即ち誘
電体を伴なう、半導体基板において７ヨツトキ・バリヤ
接合を用いる事によって達成される。ショットキ・バリ
ヤ接合部は捕獲された電荷の特定の大きさ及び極性に従
って、ダイオード特性（オフ状態）及びオーミック接触
（オン状態）の間においてその導電率特性が変わる。二
重層誘電体系は典型例として酸化層の上に窒化物層が設
けられたものからなり、窒化物−酸化物の界面は、酸化
物内及び界面において捕獲された電荷がショットキ・バ
リヤ接触部の真下及び近隣部の空乏領域を変更する様に
作用する如く上記接触部に隣接して配置される。窒化物
−酸化物層を横切って電流を流すための適当な電圧の印
加を可能にする様に、ショットキ・バリヤ接触部に隣接
した窒化物−酸化物二重層の上にセレクタ・ゲート電極
が配置される。窒化物層−酸化物層を横切る導通プロセ
スは、窒化物及び酸化物誘電率の差の関数である。半導
体基板材に対するオーミック接触部がデバイスのカソー
ドとして働らき、ショットキ・バリヤ接触部がデバイス
のアノードとじて働らく。
された状態に電荷を捕獲するための二重層絶縁体即ち誘
電体を伴なう、半導体基板において７ヨツトキ・バリヤ
接合を用いる事によって達成される。ショットキ・バリ
ヤ接合部は捕獲された電荷の特定の大きさ及び極性に従
って、ダイオード特性（オフ状態）及びオーミック接触
（オン状態）の間においてその導電率特性が変わる。二
重層誘電体系は典型例として酸化層の上に窒化物層が設
けられたものからなり、窒化物−酸化物の界面は、酸化
物内及び界面において捕獲された電荷がショットキ・バ
リヤ接触部の真下及び近隣部の空乏領域を変更する様に
作用する如く上記接触部に隣接して配置される。窒化物
−酸化物層を横切って電流を流すための適当な電圧の印
加を可能にする様に、ショットキ・バリヤ接触部に隣接
した窒化物−酸化物二重層の上にセレクタ・ゲート電極
が配置される。窒化物層−酸化物層を横切る導通プロセ
スは、窒化物及び酸化物誘電率の差の関数である。半導
体基板材に対するオーミック接触部がデバイスのカソー
ドとして働らき、ショットキ・バリヤ接触部がデバイス
のアノードとじて働らく。
第１図には本発明の原理に従う二重誘這体系を有するシ
ョットキ・バリヤ・ダイオードの好適例が示されている
。第１図に示される例において、不揮発性メモリ及びス
イッチング・セルはＰ−型シリコン基体１の上に形成さ
れる。約０．１ないし６ミクロンの厚さ及び約０．１な
いし１０Ω・Ｑｍの抵抗率を有するＮ−型エピタキシャ
ル層６が通常の方法によって基体の表面上に設けられる
。金属２１に対する良好なカソード接触部を形成するた
め＆で、エピタキシャル層内にＮ 型拡散領域５が設け
られる。ショットキ接触部によってエピタキシャル層３
に接続された金属電極７によってアノードが与えられろ
。従って金属７はエピタキシャル・シリコン層上に例え
ば珪化白金の薄層が形成されたのちに付着されたアルミ
ニウムであってよい。珪化白金に加えて、Ｔ ａ ％
Ｔ ｒ Ｗ等の他のアノード金属即ちバリヤ金属を用い
ることができる。
ョットキ・バリヤ・ダイオードの好適例が示されている
。第１図に示される例において、不揮発性メモリ及びス
イッチング・セルはＰ−型シリコン基体１の上に形成さ
れる。約０．１ないし６ミクロンの厚さ及び約０．１な
いし１０Ω・Ｑｍの抵抗率を有するＮ−型エピタキシャ
ル層６が通常の方法によって基体の表面上に設けられる
。金属２１に対する良好なカソード接触部を形成するた
め＆で、エピタキシャル層内にＮ 型拡散領域５が設け
られる。ショットキ接触部によってエピタキシャル層３
に接続された金属電極７によってアノードが与えられろ
。従って金属７はエピタキシャル・シリコン層上に例え
ば珪化白金の薄層が形成されたのちに付着されたアルミ
ニウムであってよい。珪化白金に加えて、Ｔ ａ ％
Ｔ ｒ Ｗ等の他のアノード金属即ちバリヤ金属を用い
ることができる。
層９及び１１によって二重層誘電体系が構成される。こ
れらの層はアノード及びカソード接点部を包囲している
様に示され、好ましい態様においては、二酸化シリコン
及び窒化シリコンの層からなり、前者はエピタキシャル
層上に付着された層９として、後者は二酸化シリコンの
上に付着された層１１として示される。アノード７に隣
接し且つその上方に金属セレクタ・ゲート構造体１６が
設けられる。ゲート構造体は短絡を回避するために絶縁
体層１５によってアノード構造体から絶縁される。図か
ら明らかな様に、ゲート構造体１６は、ショットキ・ア
ノードに近接する二重層誘電体系内に電荷を捕獲する事
を可能ならしめる様にショットキ・バリヤ接点部に隣接
する窒化シリコン層１１と直接に接触している。これは
、第２図−第４図は関連して詳しく後述するが、捕獲さ
れた電荷がショットキ接触部によって形成された空乏領
域に影響を与える作用を呈する様に実施される。
れらの層はアノード及びカソード接点部を包囲している
様に示され、好ましい態様においては、二酸化シリコン
及び窒化シリコンの層からなり、前者はエピタキシャル
層上に付着された層９として、後者は二酸化シリコンの
上に付着された層１１として示される。アノード７に隣
接し且つその上方に金属セレクタ・ゲート構造体１６が
設けられる。ゲート構造体は短絡を回避するために絶縁
体層１５によってアノード構造体から絶縁される。図か
ら明らかな様に、ゲート構造体１６は、ショットキ・ア
ノードに近接する二重層誘電体系内に電荷を捕獲する事
を可能ならしめる様にショットキ・バリヤ接点部に隣接
する窒化シリコン層１１と直接に接触している。これは
、第２図−第４図は関連して詳しく後述するが、捕獲さ
れた電荷がショットキ接触部によって形成された空乏領
域に影響を与える作用を呈する様に実施される。
本発明の原理に従うデバイスの上首尾な動作は、第１図
に示すショットキ接点部７に重なるゲート構造体１６を
必要としない事に注目されたい。便宜上及び構造体を実
施する実際的な方法を示すために、ゲート１３が第１図
においてはショットキ接点に重なる様に示されている。
に示すショットキ接点部７に重なるゲート構造体１６を
必要としない事に注目されたい。便宜上及び構造体を実
施する実際的な方法を示すために、ゲート１３が第１図
においてはショットキ接点に重なる様に示されている。
他の態様も可能である事は云うまでもない。
第１図に示されるゲート構造体１３は完全にショトキ接
点部７の輪郭に沿って配置されてもよくあるいは図示さ
れる裸部分的に輪郭に沿って配置されてもよい。ゲート
構造体１′５に印加された電圧によって呈せられる二重
層誘電体系に形成された電荷パターンが、アノード及び
カソード間を電流が流れる断面積を決定するので、アノ
ード及びカソード間の電流密度はゲート１３がショット
キ接点部の輪郭に沿って配置される度合の関数である事
が明白である。従って、高い電流密度が必要である場合
には、ゲート構造体はこれがショットキ接点を上記度合
に関して制限されるべきである事が明らかである。一方
、制限されたゲート構造体は導通路を形成するのにより
大きな電荷を必要とする。従って、当業者にとって明ら
かな事であるが、ゲートがショットキ接点部７に上記の
様に配置される度合はデバイスの特定の応用に従う設計
パラメータとして選択される。
点部７の輪郭に沿って配置されてもよくあるいは図示さ
れる裸部分的に輪郭に沿って配置されてもよい。ゲート
構造体１′５に印加された電圧によって呈せられる二重
層誘電体系に形成された電荷パターンが、アノード及び
カソード間を電流が流れる断面積を決定するので、アノ
ード及びカソード間の電流密度はゲート１３がショット
キ接点部の輪郭に沿って配置される度合の関数である事
が明白である。従って、高い電流密度が必要である場合
には、ゲート構造体はこれがショットキ接点を上記度合
に関して制限されるべきである事が明らかである。一方
、制限されたゲート構造体は導通路を形成するのにより
大きな電荷を必要とする。従って、当業者にとって明ら
かな事であるが、ゲートがショットキ接点部７に上記の
様に配置される度合はデバイスの特定の応用に従う設計
パラメータとして選択される。
第１図に示される様に、第２レベルのメタラージイ形成
ゲート構造体１６及びカンード部２１へのバイア部に設
けた金属部１７は絶縁層１９によって絶縁される。好適
な態様例においては、第２層のメタラージイはアルミニ
ウムで構成され、カソード接点部２１もアルミニウムで
構成される。
ゲート構造体１６及びカンード部２１へのバイア部に設
けた金属部１７は絶縁層１９によって絶縁される。好適
な態様例においては、第２層のメタラージイはアルミニ
ウムで構成され、カソード接点部２１もアルミニウムで
構成される。
本発明の原理に従う不揮発性メモリ及びスイッチング・
デバイスは、当業者にとって明らかである様に、通常の
製造技術を用いる事によって製造することができる。例
として次の様なプロセスでデバイスを製造する事ができ
る。Ｐ−型基板１の上にＮ−型の層６を設けたものを用
い、通常の拡散プロセスによってＮ 型領域５がエピタ
キシャル層６内に形成される。Ｎ 領域５の形成後、二
酸化シリコン層９及び窒化シリコン層１１を通常の付着
技術によって形成する。例えば、これらの層は化学蒸着
技術（ＣＶＤ）によって順次形成することかできる。層
９及び１１の形成後、ンヨットキ・バリヤ接点（アノー
ド接点）７及びカソード接点２１を形成するために、絶
縁層に開孔を形成すべく通常のフォトリソグラフィ技術
が用いられる。これらの接点は例えばアルミニウムをブ
ランケット被覆（−面に被覆）するプロセス、そしてア
ルミニウムの所望でない領域をエツチングする事によっ
て形成しうる。二酸化シリコンの層１９は例えばスパッ
タリングの様な種々の技術のうちの任意の技術を用いて
付着することができる。
デバイスは、当業者にとって明らかである様に、通常の
製造技術を用いる事によって製造することができる。例
として次の様なプロセスでデバイスを製造する事ができ
る。Ｐ−型基板１の上にＮ−型の層６を設けたものを用
い、通常の拡散プロセスによってＮ 型領域５がエピタ
キシャル層６内に形成される。Ｎ 領域５の形成後、二
酸化シリコン層９及び窒化シリコン層１１を通常の付着
技術によって形成する。例えば、これらの層は化学蒸着
技術（ＣＶＤ）によって順次形成することかできる。層
９及び１１の形成後、ンヨットキ・バリヤ接点（アノー
ド接点）７及びカソード接点２１を形成するために、絶
縁層に開孔を形成すべく通常のフォトリソグラフィ技術
が用いられる。これらの接点は例えばアルミニウムをブ
ランケット被覆（−面に被覆）するプロセス、そしてア
ルミニウムの所望でない領域をエツチングする事によっ
て形成しうる。二酸化シリコンの層１９は例えばスパッ
タリングの様な種々の技術のうちの任意の技術を用いて
付着することができる。
ゲート電極１６と接点部７及び２１とのオーミック接触
部が形成される様に二酸化シリコン層の領域を除去する
ために第１のバイア部（開孔部）のエツチング・プロセ
スを用いる。第１図の断面図においてンヨットキ・バリ
ヤ・ダイオード接点部７に対するオーミック接点部は、
その特定の断面位置においては図示されていない事を理
解されたい。
部が形成される様に二酸化シリコン層の領域を除去する
ために第１のバイア部（開孔部）のエツチング・プロセ
スを用いる。第１図の断面図においてンヨットキ・バリ
ヤ・ダイオード接点部７に対するオーミック接点部は、
その特定の断面位置においては図示されていない事を理
解されたい。
二酸化シリコン層の選択された領域をエツチングで除去
したのち、ショットキ・バリヤ接点部７からゲート電極
１６を分離するために絶縁層１５が形成される。この層
は二酸化シリコンの様な酸化物の蒸着によっであるいは
アルミニウムのショットキ接点部の酸化によって形成す
ることができる。後者の技術が用いられる場合、酸化が
終るまでアルミニウムに対する他のバイア部は形成され
得ない事は云うまでもない。絶縁層１５が形成された後
、例えばＣＶＤによって第２のメタラージイ層を付着さ
せる。好適な実施例において、このメタラージイもまた
アルミニウムである（但し他の金属を用いてもよい）。
したのち、ショットキ・バリヤ接点部７からゲート電極
１６を分離するために絶縁層１５が形成される。この層
は二酸化シリコンの様な酸化物の蒸着によっであるいは
アルミニウムのショットキ接点部の酸化によって形成す
ることができる。後者の技術が用いられる場合、酸化が
終るまでアルミニウムに対する他のバイア部は形成され
得ない事は云うまでもない。絶縁層１５が形成された後
、例えばＣＶＤによって第２のメタラージイ層を付着さ
せる。好適な実施例において、このメタラージイもまた
アルミニウムである（但し他の金属を用いてもよい）。
所望されないアルミニウムの部分を除去するために通常
のフォトリングラフィが用いられて、第１図に示す様に
電極部１３及び１７が残る。
のフォトリングラフィが用いられて、第１図に示す様に
電極部１３及び１７が残る。
第２図を参照すると基体層１、Ｎ 領域５及びカソード
接点２１を除くことによって説明を容易にするために単
純化した第１図の本発明の不揮発性メモリ及びスイッチ
ング・デバイスが示されている。カソード結線は第２図
においてエピタキシャル層に直接なされているものとし
て示されている。第２図は少くとも名目上二重層誘電体
９−１１に電荷が捕獲されない場合に、ンヨットキ・バ
リヤ接点部７によって形成される破線で示す空乏領域の
形状を図示している。第５図に示されるＩ−■特性曲線
Ａは、名目上捕獲された電荷が存在しない状態（ＱＳＯ
、オフ状態）Ｋ対応する。その様な状態の下では、空乏
領域はアノード及びカソード間に低電圧導通状態を呈す
る。実質的な導通は、より高い電圧（例えば順方向１／
２ボルトであって、逆方向の降伏電圧より大）Ｋ達して
はじめて開始される。
接点２１を除くことによって説明を容易にするために単
純化した第１図の本発明の不揮発性メモリ及びスイッチ
ング・デバイスが示されている。カソード結線は第２図
においてエピタキシャル層に直接なされているものとし
て示されている。第２図は少くとも名目上二重層誘電体
９−１１に電荷が捕獲されない場合に、ンヨットキ・バ
リヤ接点部７によって形成される破線で示す空乏領域の
形状を図示している。第５図に示されるＩ−■特性曲線
Ａは、名目上捕獲された電荷が存在しない状態（ＱＳＯ
、オフ状態）Ｋ対応する。その様な状態の下では、空乏
領域はアノード及びカソード間に低電圧導通状態を呈す
る。実質的な導通は、より高い電圧（例えば順方向１／
２ボルトであって、逆方向の降伏電圧より大）Ｋ達して
はじめて開始される。
第５図のＡで示されるＩ−Ｖ特性曲線は更に、第３図に
示される二重層誘電体系９−１１に負の電荷が捕獲され
た場合のデバイス状態を示す。カソード２５匠関してゲ
ート電極２３に対し負電圧を印加することによって、層
９−１１に電子が捕獲される。電子の記憶は異なった誘
電率の２つの薄膜が電荷の捕獲及び記憶を実施する酸化
物−窒化物構造の標準的な導通プロセスによって実施さ
れる。すなわち導通はショットキ・バリヤ・ダイオード
領域７０周辺部における絶縁層９及び１１を介してゲー
ト電極２６からカソード２５へ誘起される。第３図に示
される様に、酸化物層９における電子の捕獲によって、
破線で示す空乏領域が二酸化シリコン層９の真下におい
て伸びる様に、ショットキ・バリヤ接点部によって生じ
る空乏領域が変化する。再び、第２図に関連して説明し
た様に、空乏領域はアノード及びカソード間の低電圧導
通を阻止する働らきをする。
示される二重層誘電体系９−１１に負の電荷が捕獲され
た場合のデバイス状態を示す。カソード２５匠関してゲ
ート電極２３に対し負電圧を印加することによって、層
９−１１に電子が捕獲される。電子の記憶は異なった誘
電率の２つの薄膜が電荷の捕獲及び記憶を実施する酸化
物−窒化物構造の標準的な導通プロセスによって実施さ
れる。すなわち導通はショットキ・バリヤ・ダイオード
領域７０周辺部における絶縁層９及び１１を介してゲー
ト電極２６からカソード２５へ誘起される。第３図に示
される様に、酸化物層９における電子の捕獲によって、
破線で示す空乏領域が二酸化シリコン層９の真下におい
て伸びる様に、ショットキ・バリヤ接点部によって生じ
る空乏領域が変化する。再び、第２図に関連して説明し
た様に、空乏領域はアノード及びカソード間の低電圧導
通を阻止する働らきをする。
アノード及びカソード間の低電圧導通は、本発明に従っ
て二重層誘電体系における正電荷の捕獲によって達成さ
れる。正電荷は、カソード２５に関して正電位をゲート
２６へ印加し、酸化物−窒化物構造体を通しての導通プ
ロセスが電荷を生じる事によって捕獲される。第４図に
示される様 ０に、捕獲された正電荷は、正電荷の真下
のＮ−型エピタキシャル層の表面内及び表面に電子の蓄
積を生ぜしめる事によって空乏領域を変化させる作用を
呈する。結果としてこれによって蓄積領域を更にＮ型と
ならしめ、ショットキ接点部７及びカソード２５間に制
限された導通路が生じる事になる。
て二重層誘電体系における正電荷の捕獲によって達成さ
れる。正電荷は、カソード２５に関して正電位をゲート
２６へ印加し、酸化物−窒化物構造体を通しての導通プ
ロセスが電荷を生じる事によって捕獲される。第４図に
示される様 ０に、捕獲された正電荷は、正電荷の真下
のＮ−型エピタキシャル層の表面内及び表面に電子の蓄
積を生ぜしめる事によって空乏領域を変化させる作用を
呈する。結果としてこれによって蓄積領域を更にＮ型と
ならしめ、ショットキ接点部７及びカソード２５間に制
限された導通路が生じる事になる。
捕獲された電荷が中位の大きさである場合（Ｑ＞０）、
Ｉ−Ｖ特性曲線は第５図の曲線Ｃの様になる。一方、捕
獲された正電荷の大きさが大きい場合、蓄積された電子
の領域がより犬であるので、空乏領域は界面部において
更に縮んだ状態となる。
Ｉ−Ｖ特性曲線は第５図の曲線Ｃの様になる。一方、捕
獲された正電荷の大きさが大きい場合、蓄積された電子
の領域がより犬であるので、空乏領域は界面部において
更に縮んだ状態となる。
この後者の状態において、界面部においてＮ型材料のよ
り大きな面積が導通に用いられ、よって低電圧導通が実
施される。これは第５図のＩ−Ｖ特性曲線Ｂ（Ｑ＞＞Ｏ
、オン状態）で示される。
り大きな面積が導通に用いられ、よって低電圧導通が実
施される。これは第５図のＩ−Ｖ特性曲線Ｂ（Ｑ＞＞Ｏ
、オン状態）で示される。
電子の蓄積及びアノード及びカソード間の導通を可能に
するエピタキシャル材の断面積は捕獲された正電荷の大
きさの関数として変動する。従って、捕獲された正電荷
は導通を可能とする断面積を変更する作用を呈する。こ
の点に関し、第５図に示されるＩ−Ｖ特性曲線Ａ及びＢ
は電流−電圧特性の両極端状態を示す。Ｉ−Ｖ特性曲線
は、捕獲された正電荷の大きさの関数として存在するＡ
及びＢ特性曲線間の全領域に存在する事を理解されたい
。更に、第５図の特性曲線Ａはデバイスにおける０電荷
もしくは負電荷状態によって達せられる常態のダイオー
ド特性を示す事を理解されたい。降伏は逆バイアス状態
において通常の高電圧降伏点において達成される。一方
、第５図の特性曲線Ｂは低抵抗オーミック接点と類似の
もので、スイッチング・デバイスにおけるオン状態を示
す。
するエピタキシャル材の断面積は捕獲された正電荷の大
きさの関数として変動する。従って、捕獲された正電荷
は導通を可能とする断面積を変更する作用を呈する。こ
の点に関し、第５図に示されるＩ−Ｖ特性曲線Ａ及びＢ
は電流−電圧特性の両極端状態を示す。Ｉ−Ｖ特性曲線
は、捕獲された正電荷の大きさの関数として存在するＡ
及びＢ特性曲線間の全領域に存在する事を理解されたい
。更に、第５図の特性曲線Ａはデバイスにおける０電荷
もしくは負電荷状態によって達せられる常態のダイオー
ド特性を示す事を理解されたい。降伏は逆バイアス状態
において通常の高電圧降伏点において達成される。一方
、第５図の特性曲線Ｂは低抵抗オーミック接点と類似の
もので、スイッチング・デバイスにおけるオン状態を示
す。
更に、本発明による不揮発性メモリ及びスイッチング・
デバイスを任意の種々の応用面に用いうる事を理解され
たい。前述の様に、ゲート２３はアノード及びカソード
間の導通路を修正する様に制限可能な態様で変更される
事が可能である。よってこのデバイスは固定された利得
（電圧利得）を呈する増幅器として用いることができる
。更に本発明のデバイスは論理的応用面のためのオン／
オフ・スイッチとして、あるいはメモリ・デバイスとし
て用いることができる。更に本発明のデバイスはクリッ
パ装置、クランプ回路として用いる事ができる。
デバイスを任意の種々の応用面に用いうる事を理解され
たい。前述の様に、ゲート２３はアノード及びカソード
間の導通路を修正する様に制限可能な態様で変更される
事が可能である。よってこのデバイスは固定された利得
（電圧利得）を呈する増幅器として用いることができる
。更に本発明のデバイスは論理的応用面のためのオン／
オフ・スイッチとして、あるいはメモリ・デバイスとし
て用いることができる。更に本発明のデバイスはクリッ
パ装置、クランプ回路として用いる事ができる。
第１図ないし第４図は本発明に従う二重層誘電体系を有
するショットキ・バリヤ・ダイオード構造体の断面図、
第５図はＩ−Ｖ特性を示すグラフ図である。 １・・・・Ｐ−型基板、３・・・・Ｎ−型エピタキシャ
ル層、７・・・・ンヨットキ・バリヤ接点部（アノード
）、９・・・・二酸シリコン層、１１・・・・窒化シリ
コン層、１６・・・・金属セレクタ・ゲート構造体、１
５・・・・絶縁体層、１７・・・・バイア部に設けた金
属電極部、１９・・・・二酸化シリコン、２１・・・・
カソード。 出願人 インターカショナル・ビジネス・マンーンズ
・ココキレ−ジョン代理人 弁理士 岡 １）
次 生（外１名）
するショットキ・バリヤ・ダイオード構造体の断面図、
第５図はＩ−Ｖ特性を示すグラフ図である。 １・・・・Ｐ−型基板、３・・・・Ｎ−型エピタキシャ
ル層、７・・・・ンヨットキ・バリヤ接点部（アノード
）、９・・・・二酸シリコン層、１１・・・・窒化シリ
コン層、１６・・・・金属セレクタ・ゲート構造体、１
５・・・・絶縁体層、１７・・・・バイア部に設けた金
属電極部、１９・・・・二酸化シリコン、２１・・・・
カソード。 出願人 インターカショナル・ビジネス・マンーンズ
・ココキレ−ジョン代理人 弁理士 岡 １）
次 生（外１名）
Claims (1)
- 【特許請求の範囲】 下記構成を有する半導体装置。 信）半導体基体とオーミック接触する第１の電極。 （ロ）上記半導体基体とショットキ・バリヤ接触する第
２の電極であって、上記第１の電極に対する導通バリヤ
として働らく空乏領域を上記半導体基体内に形成する様
構成されてなるもの。 （ハ）上記第２の電極の少くとも一部を包囲する絶縁体
であって、該絶縁体を介して上記半導体基体へ電流を供
給せしめる印加電圧に応答して、上記絶縁体内に電荷を
捕獲するための電荷捕獲中心を含む様構成されてなるも
の。 （に）上記半導体基体へ電流を供給せしめそして上記絶
縁体において電荷を捕獲、するために、上記第２の電極
の少くとも一部のまわりにおいて、上記絶縁体上に付着
された、上記印加電圧を付与する為の導通制御手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/392,416 US4503521A (en) | 1982-06-25 | 1982-06-25 | Non-volatile memory and switching device |
| US392416 | 1982-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595663A true JPS595663A (ja) | 1984-01-12 |
| JPS5948553B2 JPS5948553B2 (ja) | 1984-11-27 |
Family
ID=23550491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064652A Expired JPS5948553B2 (ja) | 1982-06-25 | 1983-04-14 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4503521A (ja) |
| EP (1) | EP0101798B1 (ja) |
| JP (1) | JPS5948553B2 (ja) |
| DE (1) | DE3379439D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853035B1 (en) | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| US6795337B2 (en) | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6567292B1 (en) * | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US6995446B2 (en) * | 2002-12-13 | 2006-02-07 | Ovonyx, Inc. | Isolating phase change memories with schottky diodes and guard rings |
| US6987689B2 (en) * | 2003-08-20 | 2006-01-17 | International Business Machines Corporation | Non-volatile multi-stable memory device and methods of making and using the same |
| EP3472839A4 (en) | 2016-06-20 | 2020-02-26 | Massachusetts Institute of Technology | ELECTRICAL SWITCHING APPARATUS AND METHODS |
| US11552246B2 (en) | 2020-01-21 | 2023-01-10 | Massachusetts Institute Of Technology | Memristors and related systems and methods |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1295274A (ja) * | 1969-10-10 | 1972-11-08 | ||
| JPS5142903B1 (ja) * | 1970-02-12 | 1976-11-18 | ||
| US4005469A (en) * | 1975-06-20 | 1977-01-25 | International Business Machines Corporation | P-type-epitaxial-base transistor with base-collector Schottky diode clamp |
| US4010482A (en) * | 1975-12-31 | 1977-03-01 | International Business Machines Corporation | Non-volatile schottky barrier diode memory cell |
| US4104732A (en) * | 1977-08-02 | 1978-08-01 | Texas Instruments Incorporated | Static RAM cell |
-
1982
- 1982-06-25 US US06/392,416 patent/US4503521A/en not_active Expired - Lifetime
-
1983
- 1983-04-14 JP JP58064652A patent/JPS5948553B2/ja not_active Expired
- 1983-06-01 EP EP83105442A patent/EP0101798B1/en not_active Expired
- 1983-06-01 DE DE8383105442T patent/DE3379439D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0101798B1 (en) | 1989-03-15 |
| JPS5948553B2 (ja) | 1984-11-27 |
| DE3379439D1 (en) | 1989-04-20 |
| US4503521A (en) | 1985-03-05 |
| EP0101798A3 (en) | 1986-03-19 |
| EP0101798A2 (en) | 1984-03-07 |
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