JPS5961190A - 半導体構造体 - Google Patents
半導体構造体Info
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- JPS5961190A JPS5961190A JP58095124A JP9512483A JPS5961190A JP S5961190 A JPS5961190 A JP S5961190A JP 58095124 A JP58095124 A JP 58095124A JP 9512483 A JP9512483 A JP 9512483A JP S5961190 A JPS5961190 A JP S5961190A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/871—Vertical FETs having Schottky gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、回路に於て制御可能に異なる電気的インピー
ダンスを示す素子に係る。
ダンスを示す素子に係る。
信号が成る電極から他の電極へ出力をスイッチングさせ
る電気的半導体スイッチが多数提案されている。米国特
許第３５４９９６１号及び第６６８４９０２号の明細書
は、その様なスイッチング構造体を開示している。従来
技術によるその１種のスイッチング構造体は、大きな信
号で動作され、そして動作が遅いという回路の性能の限
界を呈する、半導体に於けるＰＮ接合の逆バイアスの原
理を用いている。
る電気的半導体スイッチが多数提案されている。米国特
許第３５４９９６１号及び第６６８４９０２号の明細書
は、その様なスイッチング構造体を開示している。従来
技術によるその１種のスイッチング構造体は、大きな信
号で動作され、そして動作が遅いという回路の性能の限
界を呈する、半導体に於けるＰＮ接合の逆バイアスの原
理を用いている。
本発明によれば、半導体基体の一表面に設けられた、上
記半導体基体に於けるデバイ長さ程度の寸法を有する第
１接点から上記デバイ長さ内に整流性の第２接点が配置
され、同じ半導体基体の他の位置に第６接点が配置され
ており、適当なバイ −アスの加えられた整流接
点下の半導体基体に於げる空間電荷が他の２つの接点間
の導電率を制御し得る。
記半導体基体に於けるデバイ長さ程度の寸法を有する第
１接点から上記デバイ長さ内に整流性の第２接点が配置
され、同じ半導体基体の他の位置に第６接点が配置され
ており、適当なバイ −アスの加えられた整流接
点下の半導体基体に於げる空間電荷が他の２つの接点間
の導電率を制御し得る。
デバイ長さ番１、半導体に於ける特性距離であり、Ｗｉ
Ｉｅｙ、Ｎ 、Ｙ 、出版のＳ、Ｍ、Ｓｚｅによる文献
” Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒＤｅｖｉｃｅｓ”、第２版、第７７頁及び第７８頁に
於て定義され、論じられて℃・る。
Ｉｅｙ、Ｎ 、Ｙ 、出版のＳ、Ｍ、Ｓｚｅによる文献
” Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒＤｅｖｉｃｅｓ”、第２版、第７７頁及び第７８頁に
於て定義され、論じられて℃・る。
本発明の原理は、半導体基体１の一表面上に整流接点２
が配置されている第１図に関連して理解され得る。整流
接点２は、該整流接点２がら寸法りとして示されている
距離内に配置された、小さな幅の接点ろを包囲しており
、又は該接点６と平行に配置されている。寸法りは、半
導体基体１の外因性の（ｅｘｔｒｉｎｓｉｃ）デバイ長
さ程度の寸法である。接点３は、同様にデバイ長さ程度
である寸法Ｃを有して℃・ろ。第６の接点４は、接点２
及びろから離隔して配置されている。１例として、その
離隔位置は、第１図に示されて（・る如く、距離Ａだけ
離隔した半導体基体１０反対側に於ける位置である。
が配置されている第１図に関連して理解され得る。整流
接点２は、該整流接点２がら寸法りとして示されている
距離内に配置された、小さな幅の接点ろを包囲しており
、又は該接点６と平行に配置されている。寸法りは、半
導体基体１の外因性の（ｅｘｔｒｉｎｓｉｃ）デバイ長
さ程度の寸法である。接点３は、同様にデバイ長さ程度
である寸法Ｃを有して℃・ろ。第６の接点４は、接点２
及びろから離隔して配置されている。１例として、その
離隔位置は、第１図に示されて（・る如く、距離Ａだけ
離隔した半導体基体１０反対側に於ける位置である。
本発明に於ける重要な構成要素は、少くとも一方が整流
性である、２つの近接する半導体接点であり、それらの
接点は、１つの接点の下の空間電荷が他の接点上のバイ
アスにより変調され得る様に充分に高い抵抗率の半導体
上に、適当な配向、近接関係及び寸法で配置されている
。
性である、２つの近接する半導体接点であり、それらの
接点は、１つの接点の下の空間電荷が他の接点上のバイ
アスにより変調され得る様に充分に高い抵抗率の半導体
上に、適当な配向、近接関係及び寸法で配置されている
。
第１図に示されている１実施例は、整流接点である接点
２とオーム接点である接点ろ及び４とを有する。第１図
の構造体は、接点６が真砂的（ｉｔ）ｔｒｉｎｓｉｃ）
にオーミックであり、接点２が真性的に整流性を呈する
、平坦な接点構造体２及び３を用いている。それらの接
点の間の間隙り及び真性的にオーミンクな接点６の横方
向長さＣは、下の半導体基体１の外因性デバイ長さ程度
又はそれ以下の寸法である。接点の真性的導電動作は、
該接点が基板と２端子素子を形成したときの該接点の２
端子間の電流−電圧特性として定義され得る。第１図の
構造体に於て、半導体基体１は、整流接点の下の空間電
荷が適当な電圧レベルの下で該半導体基体中に成る物理
的距離だけ浸透して他の電極間のキャリアの流れに影響
を与え得ろ様に、充分に高い抵抗率を有して℃・るべき
である。
２とオーム接点である接点ろ及び４とを有する。第１図
の構造体は、接点６が真砂的（ｉｔ）ｔｒｉｎｓｉｃ）
にオーミックであり、接点２が真性的に整流性を呈する
、平坦な接点構造体２及び３を用いている。それらの接
点の間の間隙り及び真性的にオーミンクな接点６の横方
向長さＣは、下の半導体基体１の外因性デバイ長さ程度
又はそれ以下の寸法である。接点の真性的導電動作は、
該接点が基板と２端子素子を形成したときの該接点の２
端子間の電流−電圧特性として定義され得る。第１図の
構造体に於て、半導体基体１は、整流接点の下の空間電
荷が適当な電圧レベルの下で該半導体基体中に成る物理
的距離だけ浸透して他の電極間のキャリアの流れに影響
を与え得ろ様に、充分に高い抵抗率を有して℃・るべき
である。
半導体基体１は、１０１５不純物／・ｃ’ ｍ ３にド
ープされたシリコンであり得る。上記抵抗率並びに略０
１１ノｍよりも小さいＣ及びＤの寸法に於て、接点２上
の信号の極性は接点ろ及び４０間の電流の流Ａ℃に影響
を与たる。
ープされたシリコンであり得る。上記抵抗率並びに略０
１１ノｍよりも小さいＣ及びＤの寸法に於て、接点２上
の信号の極性は接点ろ及び４０間の電流の流Ａ℃に影響
を与たる。
第１図の素子は、好ましくは、オーム特性又は整流性、
性が得られる様に異なるレベルの高さを有するショット
キ障壁接点を用いて形成される。半導体基体１が約１０
１５不純物／’＝ｍ３にトープされたＮ導電型のシリコ
ンである場合には、オーム接点ろ及び４は、約０２乃至
０．３ｅＶの障壁高さを有する低障壁ショットギ接点を
用いて形成され得る。その様な接点は、Ｉ ＢＭ Ｔ
ｅｃｈｎｉｃａＩＤｉｓｃｌ：ｏｓｕｒｅ Ｂｕ口’
ｅｔｉｎ、第２１巻、第２８１１頁、１９７８年に記載
されて（・る如き、希土類珪化物を用いることによって
得られる。整流接点２は、より高い障壁のショットキ接
点を用（・て形成され得る。整流接点に於ては、その障
壁の高さは、シリコン半導体上にＡｕ又はＰｔＳｉを用
いて達成され得る如き、０．８ｅＶ程度であるべきであ
る。
性が得られる様に異なるレベルの高さを有するショット
キ障壁接点を用いて形成される。半導体基体１が約１０
１５不純物／’＝ｍ３にトープされたＮ導電型のシリコ
ンである場合には、オーム接点ろ及び４は、約０２乃至
０．３ｅＶの障壁高さを有する低障壁ショットギ接点を
用いて形成され得る。その様な接点は、Ｉ ＢＭ Ｔ
ｅｃｈｎｉｃａＩＤｉｓｃｌ：ｏｓｕｒｅ Ｂｕ口’
ｅｔｉｎ、第２１巻、第２８１１頁、１９７８年に記載
されて（・る如き、希土類珪化物を用いることによって
得られる。整流接点２は、より高い障壁のショットキ接
点を用（・て形成され得る。整流接点に於ては、その障
壁の高さは、シリコン半導体上にＡｕ又はＰｔＳｉを用
いて達成され得る如き、０．８ｅＶ程度であるべきであ
る。
その素子の動作は、第２図乃至第５図に関連して示され
ており、第２図及び第６図は成る極性に於ける回路及び
対処する性能を示し、第４図及び第５図は反対の極性に
於ける回路及び対処する性能を示している。
ており、第２図及び第６図は成る極性に於ける回路及び
対処する性能を示し、第４図及び第５図は反対の極性に
於ける回路及び対処する性能を示している。
第２図に於て、電力源として電池６が用（・もれ、電流
表示器としてメータ７が用いられており、半導体基体１
は約１．５Ｖの電池６に接続された１つのオーム接点４
を有し、オーム接点６及び整流接点２は電流表示器７を
経て電池６の他方の端部に接続されて℃・る。
表示器としてメータ７が用いられており、半導体基体１
は約１．５Ｖの電池６に接続された１つのオーム接点４
を有し、オーム接点６及び整流接点２は電流表示器７を
経て電池６の他方の端部に接続されて℃・る。
これらの条件に於て、高障壁ショットキ接点即ち整流接
点２の下の空間電荷は、高抵抗率の半導体基体１に充分
に深く浸透して、該基体を経て低障壁ンヨソトキ接点即
ちオーム接点６及び４の間の導電率に影響を与える。
点２の下の空間電荷は、高抵抗率の半導体基体１に充分
に深く浸透して、該基体を経て低障壁ンヨソトキ接点即
ちオーム接点６及び４の間の導電率に影響を与える。
素子の半導体基体１に於て、電圧が零に等しし・場合に
は、１０１５不純物／６川６のＮ型シリコン中に接点２
から放射状に広がる空 層の深さに依存して、接点２及
び乙の間の間隙りが約５０［１人“そして接点乙の寸法
ＣＩＪ″−０，１５μｍである様に接点２の横に配置さ
れたときの接点ろの下の領域が空乏化する。これらの寸
法によって、接点２の端部から接点ろの中心迄の距離が
その抵抗率の半導体材料に於げるデバイ長さ程度となる
。この状態に於ては、接点６及び４０間には、大きな電
流の流れが生じ得ない。
は、１０１５不純物／６川６のＮ型シリコン中に接点２
から放射状に広がる空 層の深さに依存して、接点２及
び乙の間の間隙りが約５０［１人“そして接点乙の寸法
ＣＩＪ″−０，１５μｍである様に接点２の横に配置さ
れたときの接点ろの下の領域が空乏化する。これらの寸
法によって、接点２の端部から接点ろの中心迄の距離が
その抵抗率の半導体材料に於げるデバイ長さ程度となる
。この状態に於ては、接点６及び４０間には、大きな電
流の流れが生じ得ない。
電圧が零よりも高く選択された場合には、接点２から放
射状に広がる空乏層の深さが減少し、従って接点ろ及び
４０間に妨害されない電子の導通路が得られる。接点６
０寸法及び接点２と接点６との間の間隙の寸法を適切に
選択することによって、０．６ Ｖ程度の電圧に於て、
接点ろを経て流れろ電流の部分が流れを支配する。従っ
て、接点２に高インピーダンスが維持され、接点６及び
４０間には低インピーダンスが維持される。電池６から
加えられる電圧が零よりも低い場合には、空乏層の幅は
、■二〇の場合よりも更に多く接点２の下に広がり、接
点６及び４０間の電流の流れは極めて小さくなる。
射状に広がる空乏層の深さが減少し、従って接点ろ及び
４０間に妨害されない電子の導通路が得られる。接点６
０寸法及び接点２と接点６との間の間隙の寸法を適切に
選択することによって、０．６ Ｖ程度の電圧に於て、
接点ろを経て流れろ電流の部分が流れを支配する。従っ
て、接点２に高インピーダンスが維持され、接点６及び
４０間には低インピーダンスが維持される。電池６から
加えられる電圧が零よりも低い場合には、空乏層の幅は
、■二〇の場合よりも更に多く接点２の下に広がり、接
点６及び４０間の電流の流れは極めて小さくなる。
第６図は、第２図の回路の電流−電圧（Ｉ−Ｖ）特性曲
線をボしている。第６図の曲線がダイオードに関する通
常の１−ｖ特性曲線と同様であることは、当業者に明ら
かである。半導体基体１のシリコンはこの例に於てはト
ープされたＮ型であるので、接点乙の１−ｖ特性は、定
性的に、第６図に示されて（・る如く、通常の７ヨノト
キ・ダイオードの１−Ｖ特性である。
線をボしている。第６図の曲線がダイオードに関する通
常の１−ｖ特性曲線と同様であることは、当業者に明ら
かである。半導体基体１のシリコンはこの例に於てはト
ープされたＮ型であるので、接点乙の１−ｖ特性は、定
性的に、第６図に示されて（・る如く、通常の７ヨノト
キ・ダイオードの１−Ｖ特性である。
本発明に従って、反対即ち逆方向のダイオード特性を得
ることも可能である。これは、第４図の回路及び第５図
の電流−電圧（Ｉ−Ｖ）出力特性に関連して示されてい
る。第４図の回路構造に於ては、整流接点２及びオーム
接点４が相互に短絡され、オーム接点３が電池６で正電
位にされて℃・る。第５図の１−ｖ特性は、電池６の電
圧を変化させて、電流表示器７を経て流れる電流を観察
することによって得られる。
ることも可能である。これは、第４図の回路及び第５図
の電流−電圧（Ｉ−Ｖ）出力特性に関連して示されてい
る。第４図の回路構造に於ては、整流接点２及びオーム
接点４が相互に短絡され、オーム接点３が電池６で正電
位にされて℃・る。第５図の１−ｖ特性は、電池６の電
圧を変化させて、電流表示器７を経て流れる電流を観察
することによって得られる。
これらの条件に於て、Ｖ＝Ｏの場合には、接点２及び６
の下の空乏層の深さは、順方向夕゛イオートの場合と同
じである。しかしながら、Ｖ＜Ｏの□場合には、標準的
なオーミックなＮ 型トーヒ°ング・ポケットの結果と
して接点ろの真下に、又は低障壁高さの接点乙の真下に
生じる電子の蓄積カス半導体基体中に更に押込まれて、
接点２かも放射状に広がる空乏層を効果的に分ける。そ
の結果、接点ろ及び４０間に妨害されていない電子の流
れの径路が生じる。
の下の空乏層の深さは、順方向夕゛イオートの場合と同
じである。しかしながら、Ｖ＜Ｏの□場合には、標準的
なオーミックなＮ 型トーヒ°ング・ポケットの結果と
して接点ろの真下に、又は低障壁高さの接点乙の真下に
生じる電子の蓄積カス半導体基体中に更に押込まれて、
接点２かも放射状に広がる空乏層を効果的に分ける。そ
の結果、接点ろ及び４０間に妨害されていない電子の流
れの径路が生じる。
■〉０の場合には、接点ろの下に存在ずろ電子の蓄積が
前述のＶ＝Ｑの場合よりも接点ろに近（引寄せられて、
接点６及び４０間には大きな電子の導通路が生じない。
前述のＶ＝Ｑの場合よりも接点ろに近（引寄せられて、
接点６及び４０間には大きな電子の導通路が生じない。
上記回路の１−ｖ特性が第５図に示されてし・る。
特性の極性は明らかに逆であり、第６図の場合とは著し
く対照的である。この逆方向のダイオードの場合に於て
も、接点２のインピーダンスは高℃゛ままである。
く対照的である。この逆方向のダイオードの場合に於て
も、接点２のインピーダンスは高℃゛ままである。
要約すると、本発明による３端子素子は、２つの接点６
及び４０間の導通の極性が高インピーダンスの接点２上
に存在する電位によって決定される、可逆性ダイオード
の概念を達成する。
及び４０間の導通の極性が高インピーダンスの接点２上
に存在する電位によって決定される、可逆性ダイオード
の概念を達成する。
第２図及び第４図に示された代表的回路は、当業者が必
要条件を容易に達成し得る様に設けられている。本発明
の本質的特徴は、上述の如く、整流接点に対してデバイ
長さの近接関係を有する半導体基体上の接点の下に生じ
る二次元の空間電荷の変調に基づいて（・る。
要条件を容易に達成し得る様に設けられている。本発明
の本質的特徴は、上述の如く、整流接点に対してデバイ
長さの近接関係を有する半導体基体上の接点の下に生じ
る二次元の空間電荷の変調に基づいて（・る。
本発明の構造体は、第６図及び第５図に示されて（・る
標準的整流特性を用いた適用例以外の多くの回路及び構
造体にも、当業者によって容易に適用され得る。
標準的整流特性を用いた適用例以外の多くの回路及び構
造体にも、当業者によって容易に適用され得る。
具体的に云えば、別個の第６の接点に於ける電位の変化
による、良好に限定された電位に於ける２つの接点の間
の電流の変化は、トランジスタに似、た動作を生じる。
による、良好に限定された電位に於ける２つの接点の間
の電流の変化は、トランジスタに似、た動作を生じる。
本発明の原理を用℃・た、以下に示す１つの適用例は、
Ｉ ＢＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥＦ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、第ＥＤ−１５巻、第
６号、１９７８年６月及びＩ Ｅ Ｅ Ｅ Ｔｒａｎｓ
ａｃｔｉｏｎｓｏｎ Ｅｌ’ｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ１第ＥＤ−２７巻、第６号、１９８０年６月に
記載のパーミアブル・ベース−１−ランジスタ（Ｐｅｒ
ｍｅａｂｌ’ｅ Ｂａ５ｅＴｒａｎｓｉｓｔｏｒ）と
して知られて（・る素子と同等の性能を有して℃・る。
Ｉ ＢＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥＦ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、第ＥＤ−１５巻、第
６号、１９７８年６月及びＩ Ｅ Ｅ Ｅ Ｔｒａｎｓ
ａｃｔｉｏｎｓｏｎ Ｅｌ’ｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ１第ＥＤ−２７巻、第６号、１９８０年６月に
記載のパーミアブル・ベース−１−ランジスタ（Ｐｅｒ
ｍｅａｂｌ’ｅ Ｂａ５ｅＴｒａｎｓｉｓｔｏｒ）と
して知られて（・る素子と同等の性能を有して℃・る。
パーミアブル・ベース・トランジスタは、単結晶のＧａ
Ａｓ中に埋設された、４００乃至６２００人の周期及び
５０乃至３００′Ａ゛の厚さを有する、小さな格子を有
して℃・る。この素子は、速度及び電力消費に於て極め
て好ましい性能を有して℃・るが、極めて小さい素子の
寸法及び埋設方法はその製造を難しくしている。
Ａｓ中に埋設された、４００乃至６２００人の周期及び
５０乃至３００′Ａ゛の厚さを有する、小さな格子を有
して℃・る。この素子は、速度及び電力消費に於て極め
て好ましい性能を有して℃・るが、極めて小さい素子の
寸法及び埋設方法はその製造を難しくしている。
本発明の原理を用いた第６図の構造体は、パーミアブル
・ベース・トランジスタと同等の性能を、ずっと簡単な
構造で実現する。第６図の構造体は、前述の構造体と同
様に、−表面上にオーム接点４を有し、該オーム接点４
はパーミアブル・ベース・トランジスタに於けるソース
電極の働きをする。
・ベース・トランジスタと同等の性能を、ずっと簡単な
構造で実現する。第６図の構造体は、前述の構造体と同
様に、−表面上にオーム接点４を有し、該オーム接点４
はパーミアブル・ベース・トランジスタに於けるソース
電極の働きをする。
一連の低インピーダンス・ショットキ障壁接点即ちオー
ム接点３（３Ａ、３Ｂ、３Ｃ等）は、パーミアブル・ベ
ース・トランジスタのドレイン電極の働キをする。一連
の高インピーダンス・ショットキ障壁接点即ち整流接点
２（２Ａ、２Ｂ、２０等）は、パーミアブル−ベース・
トランジスタのゲート電極の働きをする。接点２Ａ乃至
２０等及び６Ａ乃至３Ｃ等の相互間の距離は、接点３Ａ
乃至６Ｃ等の幅の寸法の場合と同様に、デバイ長さ程度
である。半導体基体１は、この場合には、約１０ 不純
物ｉ ’ｃ）ｍ にドープされた、Ｎ導電型のＧａＡ
ｓである。
ム接点３（３Ａ、３Ｂ、３Ｃ等）は、パーミアブル・ベ
ース・トランジスタのドレイン電極の働キをする。一連
の高インピーダンス・ショットキ障壁接点即ち整流接点
２（２Ａ、２Ｂ、２０等）は、パーミアブル−ベース・
トランジスタのゲート電極の働きをする。接点２Ａ乃至
２０等及び６Ａ乃至３Ｃ等の相互間の距離は、接点３Ａ
乃至６Ｃ等の幅の寸法の場合と同様に、デバイ長さ程度
である。半導体基体１は、この場合には、約１０ 不純
物ｉ ’ｃ）ｍ にドープされた、Ｎ導電型のＧａＡ
ｓである。
従って、第６図の構造体は、埋込まれた格子でなく、表
面の高障壁ショットキ接点即ちゲート電極２Ａ乃至２Ｃ
等を用（・ており、電極の間隔がデバイ長さ程度である
充分に小さい素子構造体に於て、その性能がパーミアブ
ル・ベース・トランジスタの性能に匹適するということ
を利用して℃・る。
面の高障壁ショットキ接点即ちゲート電極２Ａ乃至２Ｃ
等を用（・ており、電極の間隔がデバイ長さ程度である
充分に小さい素子構造体に於て、その性能がパーミアブ
ル・ベース・トランジスタの性能に匹適するということ
を利用して℃・る。
本発明に徒って、ゲート電極２Ａ乃至２０等からの二次
元の空乏層の広がりは、その様な表面の電極に関して制
御された素子の動作を与え得る。
元の空乏層の広がりは、その様な表面の電極に関して制
御された素子の動作を与え得る。
低障壁ショットキ接点即ちドレイン電極３Ａ、６Ｂ、３
Ｃ等の下のＮ十型ドーピングＯポケット８Ａ、８Ｂ、８
Ｃ等は、ゲート電極２Ａ乃至２Ｃ等とドレイン電極ろＡ
乃至ろＣ等との間につきぬけ現象が生じることを防ぐた
めに設けられている。
Ｃ等の下のＮ十型ドーピングＯポケット８Ａ、８Ｂ、８
Ｃ等は、ゲート電極２Ａ乃至２Ｃ等とドレイン電極ろＡ
乃至ろＣ等との間につきぬけ現象が生じることを防ぐた
めに設けられている。
第６図の構造体を達成するために、例えば、第７図乃至
第１０図に示されている工程が用いられ得る。第７図乃
至第１０図に示されている方法は、交互に組合わされた
一連の接点を有する構造体を形成する。
第１０図に示されている工程が用いられ得る。第７図乃
至第１０図に示されている方法は、交互に組合わされた
一連の接点を有する構造体を形成する。
第７図に於て、ＧａＡｓ基板である半導体基体１の一表
面上にソース電極になるオーム接点４が設けられて（・
る。該接点４に隣接して、より高導電率のＮ−１−型Ｑ
ａＡｓ領域１Ａが配置されており、ソースの寄生抵抗を
減少させるために用（・られている。より高抵抗率のＮ
−型ＧａＡｓ領域１Ｂは、素子の能動領域として働く。
面上にソース電極になるオーム接点４が設けられて（・
る。該接点４に隣接して、より高導電率のＮ−１−型Ｑ
ａＡｓ領域１Ａが配置されており、ソースの寄生抵抗を
減少させるために用（・られている。より高抵抗率のＮ
−型ＧａＡｓ領域１Ｂは、素子の能動領域として働く。
第８図に於て、高抵抗率のＧａＡｓ領域１Ｂの表面に隣
接する第１金属層９と、該第１金属層９上の第２金属層
１０とより成る、二重の金属層が示されている。それら
の金属層９及び１０は、上の金属層１０がパターン化さ
れ、それから下の金属層９にアンダーカット部分１１を
生せしめるためのマスクとして用いられ得る様に、浸食
処理に対して異なる働きをする様に選択される。第２金
属層１０に白金の如き金属が用いられ、第１金属層９に
タングステンの如き金属が用いられ、そして当分野に於
て周知のプラズマ食刻技術が用いられることにより、第
８図の構造体が容易に得られる。
接する第１金属層９と、該第１金属層９上の第２金属層
１０とより成る、二重の金属層が示されている。それら
の金属層９及び１０は、上の金属層１０がパターン化さ
れ、それから下の金属層９にアンダーカット部分１１を
生せしめるためのマスクとして用いられ得る様に、浸食
処理に対して異なる働きをする様に選択される。第２金
属層１０に白金の如き金属が用いられ、第１金属層９に
タングステンの如き金属が用いられ、そして当分野に於
て周知のプラズマ食刻技術が用いられることにより、第
８図の構造体が容易に得られる。
パターン化に於ける電極の間隔は５ｏｏ２程度である。
アンダーカット部分１１は、後の工程に於て短絡を生ぜ
しめない垂直な付着を可能にする。
しめない垂直な付着を可能にする。
第９図に於て、第８図の金属層１０及びアンダーカット
された金属層９を含む電極構造体が、第６図に関連して
述べたＮ４−型ドーピング・ポケット８Ａ及び８Ｂをア
ンダーカット部分１１に近接して形成する様に働く、標
準的なＮ導電型不純物のイオン注入に於て用いられる。
された金属層９を含む電極構造体が、第６図に関連して
述べたＮ４−型ドーピング・ポケット８Ａ及び８Ｂをア
ンダーカット部分１１に近接して形成する様に働く、標
準的なＮ導電型不純物のイオン注入に於て用いられる。
イオン注入処理は、アニーリングを必要とするので、こ
の時点で行われる。
の時点で行われる。
第１金属層９は、アニーリング工程中にＧａＡｓの半導
体基体１と接触するので、アニーリング及びイオン注入
が用（・られる場合には、近接したアニーリングに耐え
得る、タングステン又はチタンとタングステンとの合金
の如き金属で１ヨければならない。
体基体１と接触するので、アニーリング及びイオン注入
が用（・られる場合には、近接したアニーリングに耐え
得る、タングステン又はチタンとタングステンとの合金
の如き金属で１ヨければならない。
°Ｎ＋型領域８Ａ及び８Ｂを形成するために、拡散の如
き他の技術も用いられ得る。
き他の技術も用いられ得る。
第１０図に於て、上記の如く金属層９と金属層１０との
二重層より成るゲート電極２が、ドレイン電極６を限定
するためのシャドー・マスクとして用（・られる。これ
は、アンダーカット部分１１」二の張出部分により限定
される様に、アルミニウムの如き金属１２を垂直方向に
付着することによって達成される。
二重層より成るゲート電極２が、ドレイン電極６を限定
するためのシャドー・マスクとして用（・られる。これ
は、アンダーカット部分１１」二の張出部分により限定
される様に、アルミニウムの如き金属１２を垂直方向に
付着することによって達成される。
第１０図のゲート電極２及びドレイン電極ろへの大きな
接点が、標準的なＬＳ１回路の製造工程に於て、素子の
端部に形成されるが、図示さ」ｔていない。
接点が、標準的なＬＳ１回路の製造工程に於て、素子の
端部に形成されるが、図示さ」ｔていない。
以上に於て説明したことは、半導体基体上の整流接点か
らデバイ長さ内に配置されたデバイ長さ程度の寸法の接
点の下に於ける空間電荷変調が、その小さなオーム接点
及び離隔したより大きなオーム接点間の電流を変調させ
得る、ろ端子素子の原理であり、更にその原理をより複
雑なパーミアブル・ベース・トランジスタに拡大して、
その構造体の製造方法とともに示した。
らデバイ長さ内に配置されたデバイ長さ程度の寸法の接
点の下に於ける空間電荷変調が、その小さなオーム接点
及び離隔したより大きなオーム接点間の電流を変調させ
得る、ろ端子素子の原理であり、更にその原理をより複
雑なパーミアブル・ベース・トランジスタに拡大して、
その構造体の製造方法とともに示した。
第１図は本発明の構造体の１実施例を示す図、第２図は
本発明を用℃・た回路を示す図、第６図は第２図の回路
の電流−電圧特性を示す図、第４図は本発明を用いた他
の特性を示す回路を示す図、第５図は第４図の回路の電
流−電圧特性を示す図、第６図は単一の基体上に配置さ
れた本発明の多数の構成要素を示す図、第７図乃至第１
０図は第６図に示されて℃・る素子の製造工程を示す図
である。 １、半導体基体、１人・・・・高導電率のＮ＋型ＧａＡ
ｓ領域、１Ｂ・・・・高抵抗率のＮ−型ＧａＡｓ領域、
２．２Ａ、２Ｂ、２Ｃ・・・・高障壁／ヨソトキ接点即
ち整流接点（ゲート電極）、ろ、３Ａ、３Ｂ、３Ｃ１４
・・・・低障壁ショットキ接点即ちオーム接点（ドレイ
ン電極、ソース電極）、６・・・・電池、７・・・・電
流表示器、８Ａ、８Ｂ、８Ｃ・・・・Ｎ−１−型ドーピ
ング・ポケット、９・・・・第１金属層、１０・・・・
第２金属層、１１・・・・アンダーカット部分、１２・
・・・アルミニウムの付着。 出願人インターナショナル・ビジネス・マシーンズ・コ
ーポレーンヨンクス アメリカ合衆国ニューヨーク州 マウント・キスコ・アール・エ フ・ディ４パイン・リッジ・ロ ード（番地なし） ＠ｌ！ 間者−、；エリ−・マツクファースン・ウラ
ドール アメリカ合衆国ニューヨーク州 ペッドフォード・ヒルズ・チェ リー・ストリーク３３６番地
本発明を用℃・た回路を示す図、第６図は第２図の回路
の電流−電圧特性を示す図、第４図は本発明を用いた他
の特性を示す回路を示す図、第５図は第４図の回路の電
流−電圧特性を示す図、第６図は単一の基体上に配置さ
れた本発明の多数の構成要素を示す図、第７図乃至第１
０図は第６図に示されて℃・る素子の製造工程を示す図
である。 １、半導体基体、１人・・・・高導電率のＮ＋型ＧａＡ
ｓ領域、１Ｂ・・・・高抵抗率のＮ−型ＧａＡｓ領域、
２．２Ａ、２Ｂ、２Ｃ・・・・高障壁／ヨソトキ接点即
ち整流接点（ゲート電極）、ろ、３Ａ、３Ｂ、３Ｃ１４
・・・・低障壁ショットキ接点即ちオーム接点（ドレイ
ン電極、ソース電極）、６・・・・電池、７・・・・電
流表示器、８Ａ、８Ｂ、８Ｃ・・・・Ｎ−１−型ドーピ
ング・ポケット、９・・・・第１金属層、１０・・・・
第２金属層、１１・・・・アンダーカット部分、１２・
・・・アルミニウムの付着。 出願人インターナショナル・ビジネス・マシーンズ・コ
ーポレーンヨンクス アメリカ合衆国ニューヨーク州 マウント・キスコ・アール・エ フ・ディ４パイン・リッジ・ロ ード（番地なし） ＠ｌ！ 間者−、；エリ−・マツクファースン・ウラ
ドール アメリカ合衆国ニューヨーク州 ペッドフォード・ヒルズ・チェ リー・ストリーク３３６番地
Claims (1)
- 【特許請求の範囲】 半導体基体の一表面に設けられた、上記半導体基体に於
けるデバイ長さ程度の寸法を有する第１接点と、 上記−表面に設けられ、上記第１接点から上記デバイ長
さ内に配置された、整流性の第２接点と、上記第１及び
第２接点から離隔して上記半導体基本に設けられた第５
接点とを有する、半導体構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US419381 | 1982-09-17 | ||
| US06/419,381 US4638342A (en) | 1982-09-17 | 1982-09-17 | Space charge modulation device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961190A true JPS5961190A (ja) | 1984-04-07 |
| JPH0213928B2 JPH0213928B2 (ja) | 1990-04-05 |
Family
ID=23662022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095124A Granted JPS5961190A (ja) | 1982-09-17 | 1983-05-31 | 半導体構造体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4638342A (ja) |
| EP (1) | EP0106044B1 (ja) |
| JP (1) | JPS5961190A (ja) |
| DE (1) | DE3382340D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0687483B2 (ja) * | 1988-02-13 | 1994-11-02 | 株式会社東芝 | 半導体装置 |
| US5019530A (en) * | 1990-04-20 | 1991-05-28 | International Business Machines Corporation | Method of making metal-insulator-metal junction structures with adjustable barrier heights |
| US5612547A (en) * | 1993-10-18 | 1997-03-18 | Northrop Grumman Corporation | Silicon carbide static induction transistor |
| US9520445B2 (en) * | 2011-07-12 | 2016-12-13 | Helmholtz-Zentrum Dresden-Rossendorf E. V. | Integrated non-volatile memory elements, design and use |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039880A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS5357769A (en) * | 1976-11-04 | 1978-05-25 | Mitsubishi Electric Corp | Electrostatic induction transistor |
| JPS5636154A (en) * | 1979-09-03 | 1981-04-09 | Seiko Instr & Electronics Ltd | Mes type integrated circuit |
| JPS56138957A (en) * | 1981-03-07 | 1981-10-29 | Semiconductor Res Found | Electrostatic induction type semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3684902A (en) * | 1966-06-07 | 1972-08-15 | Westinghouse Electric Corp | Semiconductor switch device |
| US3549961A (en) * | 1968-06-19 | 1970-12-22 | Int Rectifier Corp | Triac structure and method of manufacture |
| USRE29971E (en) * | 1971-07-31 | 1979-04-17 | Zaidan Hojin Hondotai Kenkyn Shinkokai | Field effect semiconductor device having an unsaturated triode vacuum tube characteristic |
| US4066483A (en) * | 1976-07-07 | 1978-01-03 | Western Electric Company, Inc. | Gate-controlled bidirectional switching device |
| US4132996A (en) * | 1976-11-08 | 1979-01-02 | General Electric Company | Electric field-controlled semiconductor device |
| US4141021A (en) * | 1977-02-14 | 1979-02-20 | Varian Associates, Inc. | Field effect transistor having source and gate electrodes on opposite faces of active layer |
| US4236166A (en) * | 1979-07-05 | 1980-11-25 | Bell Telephone Laboratories, Incorporated | Vertical field effect transistor |
| DE3040873C2 (de) * | 1980-10-30 | 1984-02-23 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Feldeffekttransistor |
-
1982
- 1982-09-17 US US06/419,381 patent/US4638342A/en not_active Expired - Fee Related
-
1983
- 1983-05-31 JP JP58095124A patent/JPS5961190A/ja active Granted
- 1983-08-02 DE DE8383107607T patent/DE3382340D1/de not_active Expired - Lifetime
- 1983-08-02 EP EP83107607A patent/EP0106044B1/en not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039880A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS5357769A (en) * | 1976-11-04 | 1978-05-25 | Mitsubishi Electric Corp | Electrostatic induction transistor |
| JPS5636154A (en) * | 1979-09-03 | 1981-04-09 | Seiko Instr & Electronics Ltd | Mes type integrated circuit |
| JPS56138957A (en) * | 1981-03-07 | 1981-10-29 | Semiconductor Res Found | Electrostatic induction type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213928B2 (ja) | 1990-04-05 |
| DE3382340D1 (de) | 1991-08-22 |
| EP0106044A2 (en) | 1984-04-25 |
| US4638342A (en) | 1987-01-20 |
| EP0106044A3 (en) | 1987-03-25 |
| EP0106044B1 (en) | 1991-07-17 |
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