JPS5956733A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体ウーーハの表Ｉ１１に数組なる掘り込み
溝を形成する際に発生し易いエッチビットおよびエツチ
ング処理中に半導体ウェーハ上のフォトレジストパター
ンが剥離されて半導体ウーーハのエシヂンク面に伺着し
、エッＪング面がエツチングされる部分とされない部分
が生じて均一な深さの仕上りとならないｆ、ｉどの仁４
を防止するための半導体装置のパターン形成に門する〇
一般に半導体装ｆｉ１．　（７Ｊ　ｌ’ｌ造方法におい
て、半導体ウヱーハ（以下単にウェーハＬいう）の表面
に倣細なる創り込み溝を形成するためにウェーハ上にフ
ォトレジストパターン（以下７１％に１／ジストパター
ントいう）を形成し、この１／シストパターンをエツチ
ング処理中としてつ、ットエッチングまたはドライエツ
チングが行われでいる。例えば、ウェットエツチングに
おいて１：ｔルジストパターンの形成されたウェーハを
エツチング液に所定時間−Ｒｌ、　’Ｕ選択的にエツチ
ングが行イ）れ、エツチングが完了したのちレジストパ
ターンをウェーハから剥廟１する方法がとられている。

ここに、ｌ／シストパターン０）形成にＨいては有機（
（Ｆ：高分イ化合物と感光性機能分子とを混合して感光
性のよいフォトレジスト（以下、ＱＳにレジストという
）をウーーーハートニに塗布し、所定の微細パターン’
ｌ５４１７ジスト」二に配ａし、微細パターンを紫外線
などによって通過さけ−てレジストを露光し、のち現像
処理を行ってレジストパターンの不要部分が除去されて
得られる。

ここで、これらの従来のｆｌｌを第１図を参照して説、
明する。

第１図は従来のつ〜ットエッチング方法による処理工程
を工ｙＰ？、ＮＡに示す説明図であり、第１図（ａ）に
示すウェーハ１の表面に微細なる掘り込み溝を形成する
ために、第１図（ｂ）に示したように、ウェーハ１表面
にレジスト２が塗布される。

更に、第１図（Ｃ）に示すように、微細パターン（図示
せず）を用いて１／シスト２の露光、現像が行われてレ
ジストパターン２′を形成し、ウエーノＸ１の裏面の保
尭Ｐ＋！：　してレジス１３がレジスト２の厚さより若
干厚く塗布される０ここで、つ＝−ハエに塗布される１
／ジス）２．３１．１塗布する前に０．２μｍ程度のｒ
退縮で沖過して均一な粒子径のレジスト２，３にされる
。ところが、この処理上程中に不純物が周囲などから混
入し、たり、ゲル状のレジストが生じたりするときがあ
る。そして、この不純物が混入しでいたり、またゲル状
のレジストが生じていたりしたものをつｙ−ハ１の表面
に塗布して現像処理を行うと不純物などが現像液（図示
せず）中に浮遊してレジストパターンにピンホールが発
生する。また、このｆｌｌ↓１こピンホールの発生原因
としては微細パターンの欠陥で発生したり、またレジス
トに含有されていた気泡によって発生したりする場合も
ある０例えば、第１図（ｃ）に示したごとくピンホール
ム、Ｂが発生したとして以下に説明する。ピンホールＡ
は不純物の混入または微細パターンの欠陥などで発生し
たもの、ピンホール１３は気泡が岐れて発生したもので
ある。

次に、第１図（、＋１に示すように、レジストパターン
２′をエツチングマスクとしてエツチング液（図示ｌＪ
：ず）中Ｃ所定の１）１１り込み溝の深さまでつ＝−ハ
１のエツチングが行われたものがウェーハ１′である。

このとき、エツチング液がビンボールＡ。

Ｂから浸入してつ＝−ハ１の非エッザング面がエツチン
グされ、ピンホールの穴径に応じた深さのエッチヒツト
ＰＩＱが生じでいる＠また、レジスＩ・パターン２ａ’
はレジストパターン２Ａの裏面にエツチング液が回り込
んでアンターカットされ、ウーーハ１′からｉｌｌ　１
１１Ｎされや１い状態とｆｊっでいる。

その後、Ｉｓ　ｌしｌ　（ｅ）　ｌこ示したごとく、１
７ジストパターン２′およびレジスト３がつ＝−ハ１′
から剥離され、仕上げ処理が行われたものがつ＝−ハ１
“である。

かようなごとく、レジストパターン２′、レジスト３１
こ発生したピンポールＡ、Ｂは第１図（ｅ）で示したよ
うに仕上ったウェー／）１′の表面および裏面にエッチ
ビットＰ、Ｑが生じる原因きなっている。

また、かような半専体装前の製造方法ではレジストパタ
ーン２Ａがエツチング液中１こ剥離され易く、例えば剥
離されて１／シストパタ一ン片がエツチング中のつ＝−
ハのエツチング１７ｉｊ　ｌｙ、　（：１着した場合、
エツチング面がエツチングされる部分りされない部力が
生じて均一な深さの４１上りきならない。

このような原因は素子の特性を著しく阻害し、素子の製
作上の歩留りを低下さ−けていた。

そこで本発明は、所定径リートのピンホールが発生して
いても素子の特性が損われることがなく、またウェーハ
１表面の４１１１り込みエツチングに用いるパターンを
例えば酸化膜パターンにすることによってウェーハ１の
エツチング面が均一な深さの仕上りとなるもので、以下
第２１１を参照して説明する。

第２図は本発明にかかる半導什装首の製造方法の一実施
例を処理工程ＩＦｉに示す説明図である。

第２図において、第２図（ａ）に示すウーーハ１の表面
に微細なる４ｆｉｌり込み溝を形成Ｊるために、まずつ
＝−ハ１の表面および裏面に第１の絶縁膜さして第１の
酸化１．％　（以下８１０２膜きいう）４および５が熱
酸化によりて形成されでいる。

更に、第２図（ｂ）に示したよ・）にＳ＋０２膜４上の
全面に所定ｒ退縮で濾過された１／シスト６が塗布され
ている。

次に、第２図（Ｃ）に示すよう１こ微細パターン（図示
け、′１）を用いルジスト６の露光、現像が行われ、余
分なトジストが除去されてレジストパターン６′が５ｉ
０２１？に４上に形成されている。そして、レジストパ
ターン６′が形成されたのち、ウェーハ１の裏面のＳｉ
□＋膜５上にレジスト７が塗布されている。ここに、ｔ
ｊ’ｙ　１図に示したピンホールＡ、Ｂに類し７てピン
ホールＡ’、Ｂ’が発生したとして以下ζこ説明する。

第２図（ｄ）において、ｌ／シストパターン６′をエツ
チングマスクＬしてＳｉ　０２１ｉ４４はフッ化アンモ
ニウノ・とフッ化水素との混合液からなるエツチング族
（図示１士す゛）で選択的に所定時間エツチング処理れ
る。またこのきき、エツチング族がピンホールＡ’、Ｂ
’の穴から浸入してエッチピッ）　Ｐ’　、　Ｑ’が生
じている。

なおこのとき、レジストパターン６′の端部が浸食され
たり、またｌ／シストパターン６′のアンダーカットが
生じたりづるが、これらの値は所定時間で５ｉ０２ＰＡ
４に掘り込まれる深さに比べて極めて少ないので無視で
きるため図示しないり 次に、第２図（、）に示すよ・）に、溶剤などでレジス
トパターン６’、ｌ／シスト７がＳｉＯ＋膜パターン４
′。

Ｓｉ　０２膜５′から剥離されている。

そして、第２図（ｆ）に示すように、これらの剥離され
たものの上およびウーーハ１のエツチング処理部分（微
細なる掘り込み溝を形成する部分）−ヒに第２の絶縁膜
、例えば第２の酸化膜（以下５ｉ０２膜という）８．９
がスパッタ法才たはＣｖＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｎｒ　Ｔ）ｅｐｏｓｉｔｉｏｎ）法によって付着成長さ
れる。ここに、エッヂビットＰ’、Ｑ’はＳ　ｉ　０２
１ＦＪ　８　ｒ９Ｉこよって覆われてエッチピッｌ−Ｐ
’　、　Ｑ’より浅いエッチピットＰ”、Ｑ”となって
いる。

ここで一般に、フタ酸系のエツチング族を用いて１）１
位面積当りｒす１定時間のエツチングを行った場合、ス
パッタ法またはＣＶ　、１）法によって１１着成長され
たＳｉｌ　ｌＬ４８　、９はエツチングレートの速さが
熱酸化によって形成された５ｉＯｚ　１？！　４　、５
より５倍程度甲くエツチングされる。従って、５ｉ０２
膜８，９の厚さは第２ν１（ｈ）に示ずｌフジストパタ
ーン１２’、’レジスト１３のビンポールＣ９１）の大
きさ、すなわちピンホール（シ、Ｄから生じたニップビ
ット几、Ｓの深さ、エツチング族の混合比、エツチング
時間などで決定される。かよ・）なこ吉から鑑み、エツ
チング液の混合比、フッ酸、硝酸、酢酸が１＝４：３の
とき、５ｉＯｚ　ｌ？Ｊ　４　、５の厚さは１？１ｍで
、Ｓｉ（、）＋膜８．９の厚さは最低２．５μｍである
ときが望ましい。

次に、８１Ｃ１２Ｎパターン４′と等しいパターンを８
ｉ　（）２　ｌｌ：’４パターン４′上に第２図（ｉ）
１こ示ず８ｉ０２膜パターン８′を形成し、のちウーー
ハ１のエツチング処理を行うが、以降の工程はもう１つ
の半導体装置の贋作方法と共１こ図面を参照して説明す
る。

すなわち、前記にＨシ明したよ・）につ＝−ハ１の掘り
込みは熱酸化によってｔ（口の酸化膜パターン４′を形
成し、更にその上１こスパッタ法またはＣＶＩ’）法に
よって１２の酸化Ｂ°（８を付着成長させ、更にこの第
２の酸化膜８から２１０の酸化膜パターン４′と等しい
パターンを＃Ｏ１の酸化１１．’ｌパターン４′上に形
成してエツチング処理を行っ′？、ス１１られる０もう
１つのウーーハ１の掘り込ろの製端方法は、パターン精
度をあげるためＩＣ考えられたもので、熱酸化によって
第１の酸化Ｂリパターン４′を形成した土に前記の製作
方法１こよる第２の酸化膜のＪｖさより薄く第２の酸化
膜を付着さ−Ｕる０次に、これらのものを再熱酸化する
ことにょ参でＳ　ｉ　Ｏ２膜パターン４’　＋　８１０
２膜５′と５ｉＯｚ　膜８　、９　Ｊ＝（１，）　＋Ｑ
　Ｊ７　Ｒ：　ｆｉ和ｒｉ　ｉ理を行うというものであ
る。なおこのさきのスパッタ法などで付着成長する第２
の酸化膜８，９の厚さは第１の酸化膜４，５の厚さの１
？２程度であることが望ましい。

このようなｐｔ７作方法において、再熱酸化後の］２程
は前記した再熱酸化しない製作方法の場合の工程と全く
同じである。依って、以下の説明は、再熱酸化を行わな
かったものの製作方法を省略して再熱酸化を行ったもの
の製作方法を下記する。

なお、第２図（ｇ）〜（ｋ）において、再熱酸化を行わ
なかったもののそれぞれ境界は点線で示した。

かくして、第２図（ｇ）に示すように、例えば温度９５
０′（］で短時間ウェーハ１自体を再熱酸化されるもの
はＳｉ　０２膜パターン４′と８ｉ０ｚ膜５′き５ｉ０
２脱９のそれぞれから絶縁層、例えば酸化膜層（以下８
ｉ０ｓ＋膜層という）１０および１１が形成されている
。また酸化躯、＼層１０の土にレジスト１２が塗布され
てエッチビットＰ“が大気からしゃ断されている。

次に、第２図（ｋ）に示したように、Ｓ　＋　０２　Ｆ
Ａパターン４′と等しいパターンを用いてレジスト１２
の露光。

現１１１が行われ、余分なｌ／ジス１が除去されてレジ
ストパターン１２’が５ｉ０ｚ膜層１０−Ｌに形成され
ている。

そして、レジストパターン１２′が形成されたのち、５
ｉ０２１：”ｊ層１１上にレジスト１３が塗布されピン
ホール（）″が大気からしゃ断されている。またこのと
き、所定径以下のピンホールＣ２１）がレジストパター
ン１２′、レジスト１３に発生したとして以下に説明す
るＯなおここで、ピンホールのｔｌ＋　有が行われて所
定径以上のものは除外され、再度レジストパターンの作
成が行われる。

次１？：、、第２図（ｉｔに示Ｊように、レジストパタ
ーン１２′をエツチングマスクさして８ｉ０２股層１０
がエツチング液中で選択的化エツチング処理され８１０
２膜Ｎ４ハターン１０′が形成される。また、ピンホー
ルＣ。

Ｄの穴にエツチング液が浸入してエッチビットＩＬ。

Ｓが生じる。このエッヂビットＲ，、Ｓの５ｉ０ｚ膜層
パターンＩ　Ｏ’　ｙ　８１膜２膜層１１への深さはウ
ェーハ１のエツチング面上のＳＲ）２ｇ層１ｏの１’、
！さがウェーハ１の非エシヂング面上の８ｉ０ｚ　ｌｌ
ｊ、％層１０のＰノさよりがなり薄いため、またピンホ
ールＣ、Ｉ）の径がエツチング面の面積よりかなり小さ
いなめ１こ、ウェーハｌのエツチング面１こ到達しない
。なおここで、再熱酸化しない製作方法においてもＳ＋
０２８１Ｊパターンと等しいレジストパターン１２′を
用い１第２の絶縁膜パターン例えば第２の酸化膜パター
ン８′が形成されている。

その後、＃Ａ２図（ｊ）に示したように、８１膜２膜層
パターン１０’、　５ｉＯｚ　ｆｉ＋’４層１１からレ
ジストパターン１２′およびし・シスト１３がＩｉ剤な
どでｇ・１１１＃されている。

このとき生じているエッチビットｎ、　、　Ｓ　＋；ｌ
レジストパターン１２′の４．Ｉｉ査時に所定径より大
きいピンポールのものは除外されているために所定径以
下の深さとなっている。従って、前記したウェーハ１の
エツチング面に旬着成長させる８　＋　０２膜８の厚さ
はこのような条１’ｔ：も加味されて決定されている。

また、エッチビットＰ“、Ｑ“は前記したような工１１
によっ”Ｃエッヂビット１１．　、　Ｓより浅いものと
なエツチングマスクとしてウェーハ１の微細加］、１部
分がエツチング液中にて選択的にエツチング処理され、
ウェーハ１は微細加工されたウェーハ１′となっている
。そしてこのとき、エッチビットＰ″。

（≧″、■および８はエツチング処理に耐えてエッヂビ
ットＰ、（セ、　Ｒ，、Ｐ’となっている。才た、８　
ｉ　０２膜層パターン１０″のりイじエツチングが生じ
、特に中央部分の５ｉ０ｚ膜層パターン１０ａは剥離さ
れてエツチング液中に浮遊しそうな状ｔ・ｊｉＪこある
０もしこ（Ｄ８ｉ（）ｚ膜層パターン１０１が剥離され
又ウェーハ１′のエツチング面に浮遊しても時間当りの
Ｓｉ（ル膜の溶解速度がつ＝−ハｌの溶解速度の１／１
００であるために５ｉ０２膜層パターン１０Ａ′はエツ
チング液によって溶解されてしまう。従ってウーーハ１
′のエツチング面は均一なイ１上りとなる。なおこのと
き、５ｉ０ｚ膜層パターン１（１’　、　Ｓｔａｇ　ｆ
ｐｓ層１１はエツチング液によって溶解され、前より薄
いＳｉ　０２膜層パターン１０”、　５ｉＯｚ膜層１１
′となっでいる。

更に、第２図（１）に示したように、５ｉ０２ＪｌｉＪ
層パターン１０”、　ＳｉＯ＋膜層１１’はフッ化水素
、フッ化アンモニウムによっヱウ＝−ハ１′から剥離さ
れる。そして、水洗などによる処理が行われて、ウェー
ハ１′が仕上る。

かくして、以上述べたような１１゛！遣方法でつ＝−／
１１′の製作を行ったところ、例えば従来の製造工程に
よヴてつｙ−−ハ１“の製作を行った場合素子の特性に
憑影響を及ぼずピンポール発生率は４０チとなり、本発
明の前記した再熱酸化を行った製造力ンネでは５％きい
うものであった。

以上説明したように本発明によれば、１／シストパター
ンに所定径力じＦのビンポールが発生していても第２０
絶＃ｆ、膜（Ｐｉ！　２の酸化膜）で完全にｆｆっでし
まったり、また第２の絶縁膜で榎うためにウェーハ」二
の絶縁膜が厚くなりウェーハの表面にはエッヂビットが
生じない。また、ウェーハ１の表面のｔｔｉり込みエツ
チング液 膜層パターン（２Ｈ２の酸化膜パターン）としたことに
よって、パターン片が剥離されてエツチング液中に浮遊
してウェーハのエツチング面に付着してもパターン片（
酸化膜片）はすぐに溶解してしまうため、ウェーハの仕
上りは均一な深さのものとなる。更にまた、つ＝−ハの
据り込み溝の精度を向上さ１主る目的のものに対しては
スパッタ法またはＣＶＩ）法などによって４１着成長さ
せた第２の酸化膜を有するつ＝−ハ自体を再熱酸化する
製造方法がとられる。

依って、本発明の半導体装ｆｎの製造方法は歩留りよく
つ＝−ハ全製作できると共に素子の特性をによる処理工
程を工程順ζこ示ず〜、１ｊ１ｊ図、第２図（ａ）〜（
１）は本発明にかかるｆ導体装協の製造方法のウェット
エツチング方法による一実施例を処理ニＬ程順に示す説
明図である。

１．１’、１“・・・半導体つ＝−ハ（ウーーハ）、４
′・　第１の絶縁ガパみパターン（ｊ、’＋、　ｌのＳ
　ｉ　０２膜パターン）、８・・　・第２の絶縁１）：
Ｋ　（第２　）８ｉ０ｚ膜）、８′　　再熱酸化を行わ
ないときの第２の絶縁１１ｉ、ｊパターン（第２の８ｉ
　０２膜パターン）、１０’　　・・・再熱酸化を行っ
たときの酸化膜層パターン（５ｉ０ｚ膜層パターン）。

特許用１１６人 束汗ｉ抱製造株式会社 代表者　土　井　　　厚 ４２０

Claims (1)

1. 【特許請求の範囲】 １　絶縁膜パターンをマスクとして用い、半導体ウェー
   ハを選択的にエツチング処理する半導体装置の製造方法
   において、第１の絶縁膜パターンを前記半専体つ−−ハ
   上に形成したのち、更に前記第１の絶縁ｈパ氷パターン
   上ζ（、該第１の絶縁膜パターンキ彰しい第２の絶縁ｊ
   ［ヘパターンを形成し、その後前記崖導体つ−−ハのエ
   ツチング処理を行うことを特徴した半導体装置の製造方
   法。 ２　絶縁膜パターンをマスクとして用い、半導体ウェー
   ハを選択的にエツチング処理する半導体装ｂ１の製造方
   法において、第１の絶縁膜パターンを前記半導体つ＝−
   ハ土に形成したのち、更に前記第１の絶縁膜パターン上
   に第２の絶縁膜を形成し、更１こ、前記半導体ウーーハ
   自体を再熱酸化して前記第１の絶む川し櫂ターンと第２
   の絶縁膜から絶縁１・°１層を形成し、該絶縁Ｂ１すＩ
   から前記第１の絶縁膜パターンと等しい絶縁膜層パター
   ンを形成し、のちエツチング処理を行うことを特徴とし
   た半導体装置の製造方法。