JPS5956771A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5956771A JPS5956771A JP57166677A JP16667782A JPS5956771A JP S5956771 A JPS5956771 A JP S5956771A JP 57166677 A JP57166677 A JP 57166677A JP 16667782 A JP16667782 A JP 16667782A JP S5956771 A JPS5956771 A JP S5956771A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置□ＪＳ型７１６導体装置）およびそ
の製造方法に関し、特にＭＮＯ３素子及びその製造方法
に関するものである。
の製造方法に関し、特にＭＮＯ３素子及びその製造方法
に関するものである。
従来、ＭＩＳ型半導体装置において知られている代表的
な構造は、第１図［ａ＋〜ｔｅ＋に示すものかある°。
な構造は、第１図［ａ＋〜ｔｅ＋に示すものかある°。
各図において同一符号は同一 または均等部分を小して
おり、ｌは基板、２はソース、トレイン、３は低濃度拡
散層、４は絶縁膜、５はケート電極、６は電極・配線で
ある。
おり、ｌは基板、２はソース、トレイン、３は低濃度拡
散層、４は絶縁膜、５はケート電極、６は電極・配線で
ある。
第１図ｆａｌは、多結晶Ｓ］ゲートで代表される、ケー
トとソース、ドレイン拡散領域が自己整合的に形成され
ている４’ｉ／ｉ造、（１））は、Ｍヶ−１・て代表さ
れる、ゲーＩ・とソース、ドレインが絶縁膜を介して重
なっている構造である。ｆｃｌは２重拡散構造、［ｄｌ
はオフセットケ−１・構造で、いずれもソース、ドレイ
／の耐圧を高めるト１的で作られたものである□。
トとソース、ドレイン拡散領域が自己整合的に形成され
ている４’ｉ／ｉ造、（１））は、Ｍヶ−１・て代表さ
れる、ゲーＩ・とソース、ドレインが絶縁膜を介して重
なっている構造である。ｆｃｌは２重拡散構造、［ｄｌ
はオフセットケ−１・構造で、いずれもソース、ドレイ
／の耐圧を高めるト１的で作られたものである□。
ｔｅｌはゲート電極をドレイン」二に引き出した構造で
・、最近高耐圧化を目的として提案されているものであ
る。
・、最近高耐圧化を目的として提案されているものであ
る。
これら従来の構造を有する素子は、はとんどのものが、
ソース、ドレイン部の耐圧か比較的小さく、大電圧を用
いる装置では使いづらいという欠点をもっていた。また
、耐圧を高める構造のものは、高集積化に不向きな構造
であるという欠点をもっていた。
ソース、ドレイン部の耐圧か比較的小さく、大電圧を用
いる装置では使いづらいという欠点をもっていた。また
、耐圧を高める構造のものは、高集積化に不向きな構造
であるという欠点をもっていた。
本発明の１」的は、−１−１記の欠点を解消し、高集積
に向き、かつ、ソース、トレインが高耐月、化されたＭ
ＩＳ型半導体装置を提供することにある。また、本発明
の他の１」的は、該半導体装置をＭＮＯ８素子とし、バ
イト消去可能な不揮発性メモリを実現することにある。
に向き、かつ、ソース、トレインが高耐月、化されたＭ
ＩＳ型半導体装置を提供することにある。また、本発明
の他の１」的は、該半導体装置をＭＮＯ８素子とし、バ
イト消去可能な不揮発性メモリを実現することにある。
第２図は」−記の１７１的を達成するために開発された
本発明の半導体装置の主要部構成を示す模式的断面図で
ある。本発明の半導体装置は、基本的には先に述べた従
来の素子をさらに効率よく高耐１［化し、さらに高集積
化に向く構造にしたものである。図において、１１は基
板、１２は基板と逆導電形を有するソース、トレイン拡
散層、］３はソース。
本発明の半導体装置の主要部構成を示す模式的断面図で
ある。本発明の半導体装置は、基本的には先に述べた従
来の素子をさらに効率よく高耐１［化し、さらに高集積
化に向く構造にしたものである。図において、１１は基
板、１２は基板と逆導電形を有するソース、トレイン拡
散層、］３はソース。
ドレイン拡散層と同−導電形で不純物濃度かそれと同等
以下の拡散層、１４は絶縁膜、１５はゲート電極、］６
は絶縁膜（第１の絶縁膜）である。本構造１において、
チャネル部（あるいは拡１１を層ｌ：３）とこの」二の
比較的薄い絶縁膜１６とは、自己整合で形成されており
、さらにゲート電極１５とソース、トレイン拡散層１２
は自己整合で形成されている。このような構造にするこ
とにより、トレイン又はソース拡散層］２端部ての電界
集中を２箇所に分散させ、高耐圧化をはかるとともに、
高集積化にも向く素ｒ−構造となる。特にＭＮＯ８型メ
モリ素子のように１・゛レイン（又はソース）に高電圧
を印加する素子で有効になる。
以下の拡散層、１４は絶縁膜、１５はゲート電極、］６
は絶縁膜（第１の絶縁膜）である。本構造１において、
チャネル部（あるいは拡１１を層ｌ：３）とこの」二の
比較的薄い絶縁膜１６とは、自己整合で形成されており
、さらにゲート電極１５とソース、トレイン拡散層１２
は自己整合で形成されている。このような構造にするこ
とにより、トレイン又はソース拡散層］２端部ての電界
集中を２箇所に分散させ、高耐圧化をはかるとともに、
高集積化にも向く素ｒ−構造となる。特にＭＮＯ８型メ
モリ素子のように１・゛レイン（又はソース）に高電圧
を印加する素子で有効になる。
以下、本発明を実施例によって詳細に説明する。
なお、説明を簡明にするために、本発明の半導体装置を
構成する各部の拐質、導電形５寸法等を規定して説明す
るか、本発明はこれに限定されるものではない。
構成する各部の拐質、導電形５寸法等を規定して説明す
るか、本発明はこれに限定されるものではない。
第３図は本発明の半導体装置の製造工程説明図であり、
［ａ＋〜＋ｅ）は主要工程における断面構造を示し、ｆ
ｅ］か本製造上程により完成した半導体装置である。な
お、げ）は＋ｅ）の平面図であり、図中のＡＨＡ線に沿
った断面かｔｅ＋に示されている。図の順番［ａ）〜ｔ
ｃ＋に対応させて、説明する。
［ａ＋〜＋ｅ）は主要工程における断面構造を示し、ｆ
ｅ］か本製造上程により完成した半導体装置である。な
お、げ）は＋ｅ）の平面図であり、図中のＡＨＡ線に沿
った断面かｔｅ＋に示されている。図の順番［ａ）〜ｔ
ｃ＋に対応させて、説明する。
ｆ２＋１ ： ｐ形Ｓｉ基板］ １、−１：ｔに、厚さ
約１０ ｎｍ （１’） ５ｉ０２膜１７および約１０
０ ｎｍの５ｉ３Ｎｌｌ ｎｔｂ １８を形成する。
約１０ ｎｍ （１’） ５ｉ０２膜１７および約１０
０ ｎｍの５ｉ３Ｎｌｌ ｎｔｂ １８を形成する。
（１）） ホ）・リソグラフィにより、所定部分にの
みＳ＋；（Ｎ４ 膜（酸化（７） ？ スフ） １８ヲ
残Ｌ／ テ、該５１３Ｎ４膜１８をマスクとしてＰｌ−
イオンをイオン注入法によりＳｉ基板１ｊ表面に注入し
た拡散層（ｎ層、又は第１の拡散層とも呼ぶ）１３を形
成する。この時のドース量はｌ Ｘ ＪＯ”’〜］ ｘ
１０１５ｃｍ−２程度であった。
みＳ＋；（Ｎ４ 膜（酸化（７） ？ スフ） １８ヲ
残Ｌ／ テ、該５１３Ｎ４膜１８をマスクとしてＰｌ−
イオンをイオン注入法によりＳｉ基板１ｊ表面に注入し
た拡散層（ｎ層、又は第１の拡散層とも呼ぶ）１３を形
成する。この時のドース量はｌ Ｘ ＪＯ”’〜］ ｘ
１０１５ｃｍ−２程度であった。
（Ｃ）°酸化性雰囲気にさらし、」−記イオン注入によ
り形成されたｎ層」３−１−に厚さ約５Ｑ ｎｍの５ｉ
０２膜１９を形成する。この後、Ｓｉ３Ｎ４膜１８およ
びこの下の８１０２膜１７を除去する。たたし、このと
き厚い５ｉ０２膜１つか形成された部分はある厚さの５
１０２膜１９か残り、Ｓｉ３Ｎ４膜１８か形成されてい
た領域のみＳｉ基板１ｊの表ｍｉが露出する。その後、
電荷がトンネルｔ＋Ｊ能な厚さ約２ｎｍの５ｉ０２膜２
０と、厚さ約３０ｎｍ（７）Ｓｉ３Ｎ４膜２１と、さら
に厚さ約３００ ｎｍの多結晶Ｓ１膜２２を順次堆積さ
せる。この工程で、Ｓｉ基板１ｊ表面の露出部分に堆積
した絶縁膜（５ｉ０２膜２０． Ｓｉ３Ｎ４膜・２１）
を第１の絶縁１漠と呼び、Ｓ］０２膜１つとその１−に
堆積した絶縁膜（５ｉ０２膜２０． Ｓ＋３Ｎ４膜２１
）を第２の絶縁膜と呼ぶことにする。
り形成されたｎ層」３−１−に厚さ約５Ｑ ｎｍの５ｉ
０２膜１９を形成する。この後、Ｓｉ３Ｎ４膜１８およ
びこの下の８１０２膜１７を除去する。たたし、このと
き厚い５ｉ０２膜１つか形成された部分はある厚さの５
１０２膜１９か残り、Ｓｉ３Ｎ４膜１８か形成されてい
た領域のみＳｉ基板１ｊの表ｍｉが露出する。その後、
電荷がトンネルｔ＋Ｊ能な厚さ約２ｎｍの５ｉ０２膜２
０と、厚さ約３０ｎｍ（７）Ｓｉ３Ｎ４膜２１と、さら
に厚さ約３００ ｎｍの多結晶Ｓ１膜２２を順次堆積さ
せる。この工程で、Ｓｉ基板１ｊ表面の露出部分に堆積
した絶縁膜（５ｉ０２膜２０． Ｓｉ３Ｎ４膜・２１）
を第１の絶縁１漠と呼び、Ｓ］０２膜１つとその１−に
堆積した絶縁膜（５ｉ０２膜２０． Ｓ＋３Ｎ４膜２１
）を第２の絶縁膜と呼ぶことにする。
ｆｄ） 上記工程で堆積させた多結晶Ｓ１膜２２を、
１層１３と重なる所定位置まで残し、その他の部分を除
去する。このとき、除去した部分のＳｉ基板１ｊ表面が
露出するように、その部分に存在する第２の絶縁膜も合
わせて除去する。その後、残された多結晶Ｓｉ膜２２を
マスクに、露出したＳ】基板１１表面にｐｌイオンをイ
オン注入法により注入し拡散層（耐層、又は第２の拡散
層とも呼ぶ）１２を形成する。
１層１３と重なる所定位置まで残し、その他の部分を除
去する。このとき、除去した部分のＳｉ基板１ｊ表面が
露出するように、その部分に存在する第２の絶縁膜も合
わせて除去する。その後、残された多結晶Ｓｉ膜２２を
マスクに、露出したＳ】基板１１表面にｐｌイオンをイ
オン注入法により注入し拡散層（耐層、又は第２の拡散
層とも呼ぶ）１２を形成する。
この１１〒の１・−ズ量は１×１０１６ｃｍ−２であっ
た。なお、−１−記残された多結晶Ｓ１膜２２が半導体
装置完成時のケート電極１５になる。
た。なお、−１−記残された多結晶Ｓ１膜２２が半導体
装置完成時のケート電極１５になる。
ｆＣＩＩＪンガラス膜（絶縁膜）２３を堆積後、アニー
ル等の工程を経て、コンタクト用の穴を形成し、Ｍ電極
・配線２４を施ず。
ル等の工程を経て、コンタクト用の穴を形成し、Ｍ電極
・配線２４を施ず。
以−１−の７１−：程により、本発明の半導体装置（Ｍ
ＮＯ８素子）か完成する。なお、」１記の製造方法にお
いて、工程の一部を変更することによって、構造が１若
干異なる種々の半導体装置が得られる。例えば、ｉｃｌ
の」１程で、Ｓｉ３Ｎ４膜２１」−にさらに約５ ｎｍ
（Ｄ ５ｉ０２膜を形成し、５ｉ０２− Ｓｉ３Ｎ４
−５ｉ０２ （Ｄ ３層’ｌ” −１−絶縁膜構造にし
た場合には、信頼性が一層向−１−シた半導体装置が得
られる。また、ｆｃｌの工程で５ｉ０２膜１９を形ん屯
した後、Ｓｉ３Ｎ４膜１８と５ｉ０２膜１７を除去せず
、これらをそのまま第１の絶縁膜としても良い。この方
法による場合はＳｉ３Ｎ４膜２１はあらためて堆積する
必要かなく、すなわち第２の絶縁膜は５ｉ０２膜１９の
みて構成されるか、この５１０２膜１９を１−分厚くす
るのか良い。さらに工程簡略化のために、厚さ約５０ｎ
ｍのＳｉ○２膜１９全１９する工程を省略し、第１の絶
縁膜（チャネル−１−の絶縁膜）と第２の絶縁膜（ｎ層
］ ３ Ｊ二の絶縁膜）を同一に形成した場合にも、所
定の特性を満足できる結果を得た。
ＮＯ８素子）か完成する。なお、」１記の製造方法にお
いて、工程の一部を変更することによって、構造が１若
干異なる種々の半導体装置が得られる。例えば、ｉｃｌ
の」１程で、Ｓｉ３Ｎ４膜２１」−にさらに約５ ｎｍ
（Ｄ ５ｉ０２膜を形成し、５ｉ０２− Ｓｉ３Ｎ４
−５ｉ０２ （Ｄ ３層’ｌ” −１−絶縁膜構造にし
た場合には、信頼性が一層向−１−シた半導体装置が得
られる。また、ｆｃｌの工程で５ｉ０２膜１９を形ん屯
した後、Ｓｉ３Ｎ４膜１８と５ｉ０２膜１７を除去せず
、これらをそのまま第１の絶縁膜としても良い。この方
法による場合はＳｉ３Ｎ４膜２１はあらためて堆積する
必要かなく、すなわち第２の絶縁膜は５ｉ０２膜１９の
みて構成されるか、この５１０２膜１９を１−分厚くす
るのか良い。さらに工程簡略化のために、厚さ約５０ｎ
ｍのＳｉ○２膜１９全１９する工程を省略し、第１の絶
縁膜（チャネル−１−の絶縁膜）と第２の絶縁膜（ｎ層
］ ３ Ｊ二の絶縁膜）を同一に形成した場合にも、所
定の特性を満足できる結果を得た。
第４図は本発明の半導体装置を用いた不揮発メモリの回
路構成図である。前記実施例で示した方法で作られたＭ
ＮＯＳ素子４０と、これに直列接続されたスイッチＭＯ
Ｓトランラスタ（以下、単にＩＶＩＯ８Ｔと略記する。
路構成図である。前記実施例で示した方法で作られたＭ
ＮＯＳ素子４０と、これに直列接続されたスイッチＭＯ
Ｓトランラスタ（以下、単にＩＶＩＯ８Ｔと略記する。
）、旧の２素子で書換え１丁能な不揮発１性メモリセル
を構成している。ＭＯ８Ｔ４］のゲート１０１はＸデコ
ーク４２の出力に接続され、ＭＮＯ３素子４０のゲート
１０２は書込回路４３の出力に接続され、ＭＯ８Ｔ４１
の他の端子１０３は７１インチＭＯ８ｌ・ランジスタ４
４を介してセンスアンプ４５及びデータ人力回路４０１
こつなかり、ＭＮＯ８素子４０の他の一端（ソース又は
トレイン）１０４は書込ｆＸｌｌ ＋１回路４７の出力
に接続される。なお、ＭＮＯ８素子および■ｌ０８Ｔは
、１バイトＸ ｎ （１７；ｌ ｌｉ位で共通のウェル
内に形成されている。ウェルには消去回路４８か接続さ
れる。
を構成している。ＭＯ８Ｔ４］のゲート１０１はＸデコ
ーク４２の出力に接続され、ＭＮＯ３素子４０のゲート
１０２は書込回路４３の出力に接続され、ＭＯ８Ｔ４１
の他の端子１０３は７１インチＭＯ８ｌ・ランジスタ４
４を介してセンスアンプ４５及びデータ人力回路４０１
こつなかり、ＭＮＯ８素子４０の他の一端（ソース又は
トレイン）１０４は書込ｆＸｌｌ ＋１回路４７の出力
に接続される。なお、ＭＮＯ８素子および■ｌ０８Ｔは
、１バイトＸ ｎ （１７；ｌ ｌｉ位で共通のウェル
内に形成されている。ウェルには消去回路４８か接続さ
れる。
１、記Ｍ Ｎ ＯＳ素子４０の書込、書込］川１）−２
非選１ノく。
非選１ノく。
あるいは消去の各モードに７］する電位関係を第５図に
図表で示した。図表の中で、Ｖ■・はプロクラム電圧、
■−■ハハイレベルの信弓、Ｌはローレベルの信号を意
味する。
図表で示した。図表の中で、Ｖ■・はプロクラム電圧、
■−■ハハイレベルの信弓、Ｌはローレベルの信号を意
味する。
第４図に示したように＋ｈｖ成することにより、バイト
消去１丁能な不揮発性メモリを実現できる。
消去１丁能な不揮発性メモリを実現できる。
以１−説明したように、本発明によれは、トレイン又は
ソースの耐圧を向」−できるため、素子を微細にして、
かつ、比較的高い電圧を使用することかり能となる。こ
のため、特に不揮発性メモリの」：うな通常動作よりも
高い電圧を印加する必要のある半導体装置で自効となる
。特にハイド消去あるいは内部昇圧方式をとる場合、わ
ずかなフレークタウンが問題となるが、本発明により、
これをＩｉ＋１止することかできるため、上記の低能を
有するプロクラム可能な不揮発性メモリを実現できる。
ソースの耐圧を向」−できるため、素子を微細にして、
かつ、比較的高い電圧を使用することかり能となる。こ
のため、特に不揮発性メモリの」：うな通常動作よりも
高い電圧を印加する必要のある半導体装置で自効となる
。特にハイド消去あるいは内部昇圧方式をとる場合、わ
ずかなフレークタウンが問題となるが、本発明により、
これをＩｉ＋１止することかできるため、上記の低能を
有するプロクラム可能な不揮発性メモリを実現できる。
また、本発明は、薄い部分のケート絶縁膜とｎ層、ゲー
トとｎ４層か自己整合となっており、高集積化に対して
も効果的である。なお、本発明の半導・１斗装置に似た
構造として、Ｍゲートを用いた３ゲー１−構造のものか
既知であるか、これと比へ、合せずれ等の差を考慮する
と、約２倍の高集積化、約１５倍の高耐圧化か可能にな
る。
トとｎ４層か自己整合となっており、高集積化に対して
も効果的である。なお、本発明の半導・１斗装置に似た
構造として、Ｍゲートを用いた３ゲー１−構造のものか
既知であるか、これと比へ、合せずれ等の差を考慮する
と、約２倍の高集積化、約１５倍の高耐圧化か可能にな
る。
第１図ｔａ＋〜（ｅｌはいずれも従来のＭＩＳ型半導体
装置の構造説明図、第２図は本発明の半導体装置の主要
部構成を示す模式的断面図である。第３図は本発明の半
導体装置の製造工程説明図て、ｔａ＋〜ｆ（１は主要工
程における断面構造を示し、ｔｅ＋か完成しまた半導体
装置の断面図、山はその１′・面図である。 第４図は本発明の半導体装置を用いた不揮発メモリの回
路構成図、第５図は第４図の不揮発メモリの各モードに
刻する電位関係を示す図表である。 ］・基板 ２・ ソース、トレイン３
低濃度拡散層 ４ 絶縁膜 ５ ・ケート電極 ６・電極・配線１１・・基板 １２・ソース、トレイン拡散層（０１層、又は第２の拡
散層） １３・拡散層（ｎ層、又は第１の拡散層）１／ｌ−絶縁
膜 １５・ゲート電極１６・・絶縁膜（第１
の絶縁膜） １７・５ｉ０２膜 １８− Ｓｉ３Ｎ４膜（酸化のマスク）１０・Ｓ】０２
膜 ２０・・５１０２膜２１・Ｓｉ３Ｎ４膜
２２・多結晶Ｓｉ膜２：３・ リンガラス膜（
絶縁膜） ２４・・電極・配線 ４０・・・ＭＮＯ３素子４
１・・スイッチＭＯＳトランンスタ（ＭＯ８Ｔ）／１７
・書込阻市回路 代理人弁理士 中村純之助 〕（し° コ ｐ （Ｑ） （ｂ）（ｅ） （Ｃ） （ｃ）第２図 ｉ３図 卆３図 ４ｉ ５− １’５図
装置の構造説明図、第２図は本発明の半導体装置の主要
部構成を示す模式的断面図である。第３図は本発明の半
導体装置の製造工程説明図て、ｔａ＋〜ｆ（１は主要工
程における断面構造を示し、ｔｅ＋か完成しまた半導体
装置の断面図、山はその１′・面図である。 第４図は本発明の半導体装置を用いた不揮発メモリの回
路構成図、第５図は第４図の不揮発メモリの各モードに
刻する電位関係を示す図表である。 ］・基板 ２・ ソース、トレイン３
低濃度拡散層 ４ 絶縁膜 ５ ・ケート電極 ６・電極・配線１１・・基板 １２・ソース、トレイン拡散層（０１層、又は第２の拡
散層） １３・拡散層（ｎ層、又は第１の拡散層）１／ｌ−絶縁
膜 １５・ゲート電極１６・・絶縁膜（第１
の絶縁膜） １７・５ｉ０２膜 １８− Ｓｉ３Ｎ４膜（酸化のマスク）１０・Ｓ】０２
膜 ２０・・５１０２膜２１・Ｓｉ３Ｎ４膜
２２・多結晶Ｓｉ膜２：３・ リンガラス膜（
絶縁膜） ２４・・電極・配線 ４０・・・ＭＮＯ３素子４
１・・スイッチＭＯＳトランンスタ（ＭＯ８Ｔ）／１７
・書込阻市回路 代理人弁理士 中村純之助 〕（し° コ ｐ （Ｑ） （ｂ）（ｅ） （Ｃ） （ｃ）第２図 ｉ３図 卆３図 ４ｉ ５− １’５図
Claims (1)
- 【特許請求の範囲】 （１）少なくとも第１の絶縁膜とこれに隣接してイア存
する第２の絶縁膜をゲート電極と基板間に有し、歩な（
とも１″、記第２の絶縁股下の基板表面に形成された基
板と逆導電形の第１の拡散ハク、および該第１の拡散層
をはさんで」二記第１の絶縁膜下のチャネルと反対側の
基板表面に」−記第１の拡散層に隣接して形成された基
板と逆導電形の第２の拡散層を有して構成したことを特
徴とする半導体装置。 ＋２） Ｉ−記第１の絶縁膜形成領域と第１の拡散層
、−１−記ゲート電極ど第２の拡散層か、自己整合的に
形成されている１゛１許請求の範囲第１項記載の半導体
装置。 ｔ３＋ １−記第１の絶縁膜又は第２の絶縁膜か、２
層以七の複数層の絶縁膜からなるものである特許請求の
範囲第１項又は第２項記載の半導体装置。 （４）１−記第１の絶縁膜および第２の絶縁膜か、２層
以」二のＩＶ数層の絶縁膜からなり、該少数層のうち少
なくとも１層の絶縁膜か同１１冒こ形成された等しい絶
縁物からなるものである特許請求の範囲第１項又は第２
項記載の半導体装置。 （５１４記第１の絶縁膜か少数層からなり、該第１の絶
縁膜の基板側に位置する絶縁膜の膜厚か、電荷かトンネ
ル可能な値である特許請求の範囲第１項５第２項、第３
項、第４項のいずれかに記ｉ１ｉ！２の半導体装置。 （６） Ｊ：、記第１の絶縁膜と第２の絶縁膜か、４Ｚ
質。 厚さともに実質的に同一の絶縁膜て形成したものである
特許請求の範囲第１項記載の半導体装置。 （７）基板−１１の第１の絶縁膜を形成する領域に酸化
のマスクとなる層を形成する工程と、該マスクを用いて
基板」−の第２の絶縁膜を形成する領域に基ｊ板と逆導
電形の第１の拡散層を形成する工程と、該第１の拡散層
−１−に−Ｉ−記マスクを用いて酸化膜を形成する工程
と、上記マスクを除去し除去部分の基板表面を露出させ
る＝Ｌ程と、該露出した部分を含む基板上に絶縁膜を堆
積して第１の絶縁膜と第２の絶縁膜を形成する１ユ程と
、該第１及び第２の絶縁膜１−の所定位置にゲート電極
を形成する工程と、該ケート電極をマスクとして第２の
絶縁膜の不用部分を除去し基板表面を露出させる１１程
と、該露出した基板部分に基板と逆導電形の第２の拡散
層を形成する「ユ稈を有することを特徴とする半導体装
置の製造方法。 （８）基板上に第１の絶縁膜の一部をなす第１の酸化膜
を形成する工程と、該酸化膜」二の所定領域に前記第１
の絶縁膜の一部をなす窒化膜を形成する工程と、該窒化
膜をマスクとして前記基板中に前記基板と反対導電形の
第１の拡散層を形成する工程と、該窒化膜をマスクとし
て前記第１の絶縁膜に隣接する第２の絶縁膜をなす第２
の酸化膜を形成する工程と、該第１．第２の絶縁膜上の
所定位置にゲート電極を形成する一Ｊ二程と、該ゲート
電極をマスクとして第２の絶縁力（への不用部分を除去
する二Ｉ―程と、該ゲート電極をマスクとして前記基板
に前記基板と反対導電形の第２の拡散層を形成する工程
を有するこ′とを特徴とする半導体装置の製造方法。 （９）少なくとも複数層からなる第１の絶縁膜とこれに
隣接して存在する第２の絶縁膜をゲート電極と基板間に
有し、少なくとも−１−記第２の絶縁股下の基板表面に
形成された基板と逆導電形の第１の拡散層、および該第
１の拡散層をはさんで上記第１の絶縁膜下のチャネルと
反対側の基板表向に上記第１の拡散層に隣接して形成さ
れた基板と逆導電形の第２の拡散層を有して構成したＭ
ＮＯ８素子を、不揮発性メモリセルに用い、−１１記Ｍ
ＮＯ８素子のソース又はドレインに書込阻止用の高電圧
を印加する周辺回路を接続してメモリ装置を構成したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166677A JPS5956771A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166677A JPS5956771A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5956771A true JPS5956771A (ja) | 1984-04-02 |
Family
ID=15835673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166677A Pending JPS5956771A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480070A (en) * | 1987-09-21 | 1989-03-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527695A (en) * | 1978-08-15 | 1980-02-27 | Rockwell International Corp | Method of manufacturing super large scale integrated circuit chip |
| JPS5630768A (en) * | 1979-08-20 | 1981-03-27 | Matsushita Electric Ind Co Ltd | Manufacture of mnos type semiconductor device |
| JPS58128772A (ja) * | 1982-01-27 | 1983-08-01 | Toshiba Corp | 半導体不揮発性メモリ装置 |
-
1982
- 1982-09-27 JP JP57166677A patent/JPS5956771A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527695A (en) * | 1978-08-15 | 1980-02-27 | Rockwell International Corp | Method of manufacturing super large scale integrated circuit chip |
| JPS5630768A (en) * | 1979-08-20 | 1981-03-27 | Matsushita Electric Ind Co Ltd | Manufacture of mnos type semiconductor device |
| JPS58128772A (ja) * | 1982-01-27 | 1983-08-01 | Toshiba Corp | 半導体不揮発性メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480070A (en) * | 1987-09-21 | 1989-03-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
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