JPS5956823U - Cmos回路 - Google Patents
Cmos回路Info
- Publication number
- JPS5956823U JPS5956823U JP15034582U JP15034582U JPS5956823U JP S5956823 U JPS5956823 U JP S5956823U JP 15034582 U JP15034582 U JP 15034582U JP 15034582 U JP15034582 U JP 15034582U JP S5956823 U JPS5956823 U JP S5956823U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- protection diode
- input protection
- cmos circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図はこの考案の実施例のCMO3回路の回路図であ
る。第2図は上記CMO3回路の一部の概略構造図であ
る。第3図はバイアス回路−例の回路図である。第4図
は上記バイアス回路の等価回路図である。 1・・・PチャネルMO3−FET、2・・・Nチャネ
ルMO5,FET、 3. 4・・・入力保護ダイオー
ド、5゜6・・・バイアス回路、7・・・発振回路。
る。第2図は上記CMO3回路の一部の概略構造図であ
る。第3図はバイアス回路−例の回路図である。第4図
は上記バイアス回路の等価回路図である。 1・・・PチャネルMO3−FET、2・・・Nチャネ
ルMO5,FET、 3. 4・・・入力保護ダイオー
ド、5゜6・・・バイアス回路、7・・・発振回路。
Claims (1)
- PチャネルまたはNチャネルMO3,FETの少なくと
も一方のゲートと電源間に入力保護ダイオードを接続し
たCMO5回路において、前記入力保ダイオードと前記
電源間に前記入力保護ダイオードに逆バイアス電圧を与
えるバイアス回路を接続したことを特徴とするCMO3
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15034582U JPS5956823U (ja) | 1982-09-30 | 1982-09-30 | Cmos回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15034582U JPS5956823U (ja) | 1982-09-30 | 1982-09-30 | Cmos回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5956823U true JPS5956823U (ja) | 1984-04-13 |
Family
ID=30333482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15034582U Pending JPS5956823U (ja) | 1982-09-30 | 1982-09-30 | Cmos回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956823U (ja) |
-
1982
- 1982-09-30 JP JP15034582U patent/JPS5956823U/ja active Pending
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