JPS599644U - Ｍｏｓ論理回路 - Google Patents
Ｍｏｓ論理回路Info
- Publication number
- JPS599644U JPS599644U JP17122082U JP17122082U JPS599644U JP S599644 U JPS599644 U JP S599644U JP 17122082 U JP17122082 U JP 17122082U JP 17122082 U JP17122082 U JP 17122082U JP S599644 U JPS599644 U JP S599644U
- Authority
- JP
- Japan
- Prior art keywords
- mo3fet
- logic circuit
- depletion type
- mos logic
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図はこの考ｉの第１の実施例を示す回路図、第２図
はこの考案の第２の実施例を示す回路図、第３図はこの
考案の実施例を示す回路図である。 図において、ＱＥｌはエンハンスメント型ＭＯ３ＦＥＴ
、ＱＤＩ、ＱＤ２はデプレッション型ＭＯ３ＦＥＴであ
る。
はこの考案の第２の実施例を示す回路図、第３図はこの
考案の実施例を示す回路図である。 図において、ＱＥｌはエンハンスメント型ＭＯ３ＦＥＴ
、ＱＤＩ、ＱＤ２はデプレッション型ＭＯ３ＦＥＴであ
る。
Claims (1)
- デプレッション型ＭＯ３ＦＥＴからなる負荷用トランジ
スタと、該デプレッション型ＭＯ３ＦＥＴと同一極性の
少なくとも一つのエンハンスメント型ＭＯ３ＦＥＴから
なる駆動用トランジスタを具備し、該負荷用ＭＯ３ＦＥ
Ｔのゲートを該負荷用ＭＯ３ＦＥＴのソース又は駆動用
トランジスタのドレインに接続してなるＭＯ３論理回路
において、少なくとも一つのデプレッション型ＭＯ３Ｆ
ＥＴを、上記デプレッション型ＭＯ３ＦＥＴに直列又は
並列に接続し、そのゲートをクロックパルスで制御する
ようにしたことを特徴とするＭＯ８論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17122082U JPS599644U (ja) | 1982-11-10 | 1982-11-10 | Ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17122082U JPS599644U (ja) | 1982-11-10 | 1982-11-10 | Ｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599644U true JPS599644U (ja) | 1984-01-21 |
Family
ID=30373557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17122082U Pending JPS599644U (ja) | 1982-11-10 | 1982-11-10 | Ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599644U (ja) |
-
1982
- 1982-11-10 JP JP17122082U patent/JPS599644U/ja active Pending
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