JPS5957312A - 電流制限回路 - Google Patents
電流制限回路Info
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- JPS5957312A JPS5957312A JP16717082A JP16717082A JPS5957312A JP S5957312 A JPS5957312 A JP S5957312A JP 16717082 A JP16717082 A JP 16717082A JP 16717082 A JP16717082 A JP 16717082A JP S5957312 A JPS5957312 A JP S5957312A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は定電圧電源用ＩＣ等に使用される電流制限回
路に関する。
路に関する。
定電圧電源用のＩＣ等では、出力端から過大電流を流さ
ないようにするために電流制限回路が付加される。この
ような安定化電源の回路構成は第１図に示すようなもの
である。図において、端子Ａは非安定電源が接続される
入力端であり、１０１１士非安定電源と電源の接地端子
どの間に直列接続の定電流源Ｃおよび定電１ｒ：、回路
ｌ）を挿入して成る周知の定電圧源であり、接続点Ｅよ
り安定化した電圧を出力する１、トランジスタＴ、は、
出力トランジスタで、コレクタが上記の端子Ａ（非安定
電源）に接続され、ペースには上記接続点Ｅからの電流
が供給されて、エミッタより抵抗Ｒを介１７、出力端Ｂ
に向は負荷ＲＬへの出力電流ＩＯを出力する。丑だ、上
記出力トランジスタＴ、のペース電流制御用トランジス
タとして、コレクタが上ｄ己トランソスタＴ１のペース
に接続されペースおよびエミッタが−Ｆ記抵抗Ｒの両端
にそれぞれ接続されたトランジスタＴ２が設けられ、上
記トランジスタＴ、のエミッタ電流（出方電流）の増減
に比例した抵抗Ｒにおける電位差ｖＲを、このトランジ
スタＴ。
ないようにするために電流制限回路が付加される。この
ような安定化電源の回路構成は第１図に示すようなもの
である。図において、端子Ａは非安定電源が接続される
入力端であり、１０１１士非安定電源と電源の接地端子
どの間に直列接続の定電流源Ｃおよび定電１ｒ：、回路
ｌ）を挿入して成る周知の定電圧源であり、接続点Ｅよ
り安定化した電圧を出力する１、トランジスタＴ、は、
出力トランジスタで、コレクタが上記の端子Ａ（非安定
電源）に接続され、ペースには上記接続点Ｅからの電流
が供給されて、エミッタより抵抗Ｒを介１７、出力端Ｂ
に向は負荷ＲＬへの出力電流ＩＯを出力する。丑だ、上
記出力トランジスタＴ、のペース電流制御用トランジス
タとして、コレクタが上ｄ己トランソスタＴ１のペース
に接続されペースおよびエミッタが−Ｆ記抵抗Ｒの両端
にそれぞれ接続されたトランジスタＴ２が設けられ、上
記トランジスタＴ、のエミッタ電流（出方電流）の増減
に比例した抵抗Ｒにおける電位差ｖＲを、このトランジ
スタＴ。
がペース・エミッタ間の電圧変化として検知する。そし
て、上記抵抗Ｒにおける電圧降下ｖＲが０．７以上にな
ると、このトランジスタＴ、のコレクターエミッタ′電
流路が上記出力トランジスタＴ、のペース電流の分流路
となり、上記トランジスタＴ、のエミッタ電流の過大な
増加を防止する。
て、上記抵抗Ｒにおける電圧降下ｖＲが０．７以上にな
ると、このトランジスタＴ、のコレクターエミッタ′電
流路が上記出力トランジスタＴ、のペース電流の分流路
となり、上記トランジスタＴ、のエミッタ電流の過大な
増加を防止する。
このような電流制限回路を備えた定電圧電源において、
入力電圧ＶＩＮ （Ａ点における電圧）と出力電圧Ｙｏ
ｕｒ （８点における電圧）との差ＶＩＮ −ｖｏｕｔ
は小さければ小さい程、制動車で安定化した高性能の安
定化電源と言える。ここで、第１図に示す回路において
、トランジスタ１′。
入力電圧ＶＩＮ （Ａ点における電圧）と出力電圧Ｙｏ
ｕｒ （８点における電圧）との差ＶＩＮ −ｖｏｕｔ
は小さければ小さい程、制動車で安定化した高性能の安
定化電源と言える。ここで、第１図に示す回路において
、トランジスタ１′。
の飽和時のコレクターエミッタ間電圧をＶｃｇ（ａＡτ
）、トランジスタＴ、のペース・エミッタ間電圧をくと
、ＩＶＩＮ ＶｏｕＴＩＯ値は、下ｉｉ＋、 ノよう
になる。
）、トランジスタＴ、のペース・エミッタ間電圧をくと
、ＩＶＩＮ ＶｏｕＴＩＯ値は、下ｉｉ＋、 ノよう
になる。
出力電流が小さい場合、
１ＶＩＮ”−Ｖｏｕｔｌ＝Ｖ３ ＋Ｖａａ１（−ＶＲ−
（’ｊＡＥ １ 式）出力′耐流が大きい場合、 ｌＶＩＮＶｏｏｒｌ＝Ｖｃｇ（ｓＡｔ）＋ＶＩｔ
…（第２式）このＩＶＩＮ Ｖｏｕｒｌ の値のうち
、最も小さいものを最小入出方間電位差と呼び、電源用
ＩＣ等では一定条件でのＩＣの性能を示す代表値として
用いている。
（’ｊＡＥ １ 式）出力′耐流が大きい場合、 ｌＶＩＮＶｏｏｒｌ＝Ｖｃｇ（ｓＡｔ）＋ＶＩｔ
…（第２式）このＩＶＩＮ Ｖｏｕｒｌ の値のうち
、最も小さいものを最小入出方間電位差と呼び、電源用
ＩＣ等では一定条件でのＩＣの性能を示す代表値として
用いている。
一方、ｐＡ１図で示す回＃′１をＩｃ等で構成する場合
の抵抗ＲおよびトランジスタＴ、の断面図は第２図のよ
うなものでおる。Ｐ型基板」二にｎ１埋込層１１を形成
し、とのｎ＋埋込層１ノ土のｎ−島領域１２内にｐ型ベ
ース領域１３を設け、このｐペース領域１３内にｎ＋エ
ミッタ領域１４を形成する。そして、ｎ十埋込層ＩＩに
達するディーノｎ＋、Ｈ域ノ５をコレクタ領域およびコ
レクタ領域引き出し部として形成して、トランジスタＴ
。
の抵抗ＲおよびトランジスタＴ、の断面図は第２図のよ
うなものでおる。Ｐ型基板」二にｎ１埋込層１１を形成
し、とのｎ＋埋込層１ノ土のｎ−島領域１２内にｐ型ベ
ース領域１３を設け、このｐペース領域１３内にｎ＋エ
ミッタ領域１４を形成する。そして、ｎ十埋込層ＩＩに
達するディーノｎ＋、Ｈ域ノ５をコレクタ領域およびコ
レクタ領域引き出し部として形成して、トランジスタＴ
。
を構成する。壕だ、同じ島内のｐ型領域１６内に上配置
＋エミッタ領域１４の形成と同時に行うｎ＋拡散により
抵抗ｒ、（ｎ＋エミッタ抵抗）を形成する。なお、第２
図ではｊＡ１図と対応する端子には同一符号を付してお
る。
＋エミッタ領域１４の形成と同時に行うｎ＋拡散により
抵抗ｒ、（ｎ＋エミッタ抵抗）を形成する。なお、第２
図ではｊＡ１図と対応する端子には同一符号を付してお
る。
一般に出力型ｔ）１＋’、 ＋Ａ出用の抵抗Ｒは低抵抗
であるため、第２１メ１の断面図で示すよりにエミッタ
拡散によるｎ＋エミッタ抵抗ｒ＠を便用する。出力電流
検出用の抵抗Ｒとして、♂埋込層の抵抗を利用すること
も可能であるが、この場合には上記検出用抵抗Ｒとなる
ｎ＋埋込層抵抗とこのｎ＋埋込層抵抗の電極引き出し部
を兼ねるディープｎ１領域とを、トランジスタＴ、とは
別の島領域内に形成する必要があり、ＩＣのナッグ面績
が増大するため一般的でない。一方、前記のｎ＋エミッ
タ抵抗ｒ６によるものはｎ＋埋込層抵抗に比らべばらつ
きが大きいという欠点がある。従って、第２図のような
構成のｎ＋エミッタ抵抗ｒ＠を用いる電流制限回路では
、制限すべき電流値が大きくばらつく。
であるため、第２１メ１の断面図で示すよりにエミッタ
拡散によるｎ＋エミッタ抵抗ｒ＠を便用する。出力電流
検出用の抵抗Ｒとして、♂埋込層の抵抗を利用すること
も可能であるが、この場合には上記検出用抵抗Ｒとなる
ｎ＋埋込層抵抗とこのｎ＋埋込層抵抗の電極引き出し部
を兼ねるディープｎ１領域とを、トランジスタＴ、とは
別の島領域内に形成する必要があり、ＩＣのナッグ面績
が増大するため一般的でない。一方、前記のｎ＋エミッ
タ抵抗ｒ６によるものはｎ＋埋込層抵抗に比らべばらつ
きが大きいという欠点がある。従って、第２図のような
構成のｎ＋エミッタ抵抗ｒ＠を用いる電流制限回路では
、制限すべき電流値が大きくばらつく。
−まだ、定電圧′電源回路では、第１式および第２式で
示したように、最小入出方間電位差をなるべく低減させ
たい。特に例えば第２式に示すトランジスタＴ、が飽和
状態の場合、ＩＶＩＮ−Ｖｏｕｒｌ＝ ＶＣＩ（８ＡＴ
） ＋ ＶＲとあるが、第２図の断面図を用いて、示す
と、トランジスタＴ、のコレクタ・エミッタ間電流（申
出力′市６ｔ＋’、 ）は−まず端イＡからｒイー７’
ｎ＋＊１域１５のｒイーグｎ’Ｆ抵抗ｒＤさらに、ｎ
１埋込層１１の埋込層抵抗ｒｃを介してｆ４Ｌれる。従
って、ｒｃ＋ｒＤの値が小さいとｋよいえ、出力電流の
増加に伴いｒｃトｒＤ での電圧降１が大きくなり、
第２式のＶｃｇ（ｓｃｒ）の増大を招き、ＩＶＩＮ Ｖ
ｏｕｔｌ ０（ｆｌヲ悪化サすル。
示したように、最小入出方間電位差をなるべく低減させ
たい。特に例えば第２式に示すトランジスタＴ、が飽和
状態の場合、ＩＶＩＮ−Ｖｏｕｒｌ＝ ＶＣＩ（８ＡＴ
） ＋ ＶＲとあるが、第２図の断面図を用いて、示す
と、トランジスタＴ、のコレクタ・エミッタ間電流（申
出力′市６ｔ＋’、 ）は−まず端イＡからｒイー７’
ｎ＋＊１域１５のｒイーグｎ’Ｆ抵抗ｒＤさらに、ｎ
１埋込層１１の埋込層抵抗ｒｃを介してｆ４Ｌれる。従
って、ｒｃ＋ｒＤの値が小さいとｋよいえ、出力電流の
増加に伴いｒｃトｒＤ での電圧降１が大きくなり、
第２式のＶｃｇ（ｓｃｒ）の増大を招き、ＩＶＩＮ Ｖ
ｏｕｔｌ ０（ｆｌヲ悪化サすル。
この発明は上記のような点に鑑みなされたもので、制限
電流のばらつきおよび最小入出方間電圧差の低減された
１！流、制限回路を提供しようとするものである。
電流のばらつきおよび最小入出方間電圧差の低減された
１！流、制限回路を提供しようとするものである。
すなわちこの発明に係る電流制限回路では、従来出力ト
ランジスタのエミッタ側に設けていた′「電流検出抵抗
を出力トランジスタのコレクタと電源との間に設け、こ
の電流検出抵抗における電位降下を検知する電流検知ト
ランジスタの、コレクタ電流によりペース制御されるト
ランジスタを、土日己出力トランノスタを含む出力トラ
ンジスタ回路の開側１電流を分流させる制帽Ｉ電流制限
回路として設けたものである。
ランジスタのエミッタ側に設けていた′「電流検出抵抗
を出力トランジスタのコレクタと電源との間に設け、こ
の電流検出抵抗における電位降下を検知する電流検知ト
ランジスタの、コレクタ電流によりペース制御されるト
ランジスタを、土日己出力トランノスタを含む出力トラ
ンジスタ回路の開側１電流を分流させる制帽Ｉ電流制限
回路として設けたものである。
以下図面を参照してこの発明の一実施例につき説明する
。第３図は、その−例を示す回路図で第１図と同一構成
部分には同一符号を付し一部説明を省略−４′る。第３
図において、第１図と同様に入力端Ａには非安定′電源
が供給され、この非安定電源の供給された定ｉｔ流源Ｃ
および定電圧回路りは周知の定電圧源１０を構成する。
。第３図は、その−例を示す回路図で第１図と同一構成
部分には同一符号を付し一部説明を省略−４′る。第３
図において、第１図と同様に入力端Ａには非安定′電源
が供給され、この非安定電源の供給された定ｉｔ流源Ｃ
および定電圧回路りは周知の定電圧源１０を構成する。
一方、非安定電源の入力ラインに電流検出用抵抗Ｒ３の
一端を接続し、この他端に、エミッタ・コレクタ間が電
流制限回路の出力電流路となる出力トランジスタＴＩの
コレクタを接続する。そして、このトランジスタＴ、の
エミッタを出力端ＢＫ接続し、そのペースを上記定電流
Ｃと定旭圧回ＭＤとの接続点Ｅに接続する。
一端を接続し、この他端に、エミッタ・コレクタ間が電
流制限回路の出力電流路となる出力トランジスタＴＩの
コレクタを接続する。そして、このトランジスタＴ、の
エミッタを出力端ＢＫ接続し、そのペースを上記定電流
Ｃと定旭圧回ＭＤとの接続点Ｅに接続する。
トランジスタＴｔは′低流検知用トランノスタで、エミ
ッタを非安定化電源の入力ラインに接続し、ペースを上
記電流検出用抵抗１１ 、と出力トランジスタＴ１との
接続点に接続し、コし・フタを抵抗Ｒ７を介して出力端
８のラインに接続する。そして、この抵抗Ｒ９と電流検
知用トランジスタＴ２のコレクタとの接続点には、出力
（・ランノスタ′ｒ１の制御量ｂ１シ（ベース電流）制
限用のトランジスタＴ３のペースを接続する。
ッタを非安定化電源の入力ラインに接続し、ペースを上
記電流検出用抵抗１１ 、と出力トランジスタＴ１との
接続点に接続し、コし・フタを抵抗Ｒ７を介して出力端
８のラインに接続する。そして、この抵抗Ｒ９と電流検
知用トランジスタＴ２のコレクタとの接続点には、出力
（・ランノスタ′ｒ１の制御量ｂ１シ（ベース電流）制
限用のトランジスタＴ３のペースを接続する。
この制御電流制限用トランジスタＴ、のコレクタおよび
エミッタを、それぞれ出力トランジスタＴ、のペースお
よび出力端Ｂのラインに接続する。
エミッタを、それぞれ出力トランジスタＴ、のペースお
よび出力端Ｂのラインに接続する。
上記のような構成の電流制限回路において、出力電流路
に設けられた電流検出用抵抗Ｒ３が、負荷ＲＬへ供給さ
れる出力電流の増減を電流−ＩＬ圧変換し、この電流検
出用抵抗Ｒ１０両端の電位差Ｖａを、電流検知用トラン
ジスタＴ、のペース・エミッタ電圧ＶＢＥ２として、電
流検知用トランジスタＴ、が検知する。
に設けられた電流検出用抵抗Ｒ３が、負荷ＲＬへ供給さ
れる出力電流の増減を電流−ＩＬ圧変換し、この電流検
出用抵抗Ｒ１０両端の電位差Ｖａを、電流検知用トラン
ジスタＴ、のペース・エミッタ電圧ＶＢＥ２として、電
流検知用トランジスタＴ、が検知する。
出力電流の増大に伴って、ＶＢすなわちＶ ｍｚ２がお
よそ０．７Ｖ以上に達すると、電流検知用トランジスタ
Ｔ、のエミッタ・コレクタ間に有意の電流１１が流れ始
める。そして、この電流１１によるトランジスタＴ２に
直列の抵抗Ｒ１の電位降下がおよそ０．７ｖ以上になる
と、この抵抗Ｒ，の両端の電位がペース・エミッタ間に
与えられているトランジスタＴ、のコレクタ・エミッタ
間が導通し、このトランジスタＴ、のコレクタ・エミッ
タ間が、出力トランジスタＴ、のペース電流の分流路と
なる。
よそ０．７Ｖ以上に達すると、電流検知用トランジスタ
Ｔ、のエミッタ・コレクタ間に有意の電流１１が流れ始
める。そして、この電流１１によるトランジスタＴ２に
直列の抵抗Ｒ１の電位降下がおよそ０．７ｖ以上になる
と、この抵抗Ｒ，の両端の電位がペース・エミッタ間に
与えられているトランジスタＴ、のコレクタ・エミッタ
間が導通し、このトランジスタＴ、のコレクタ・エミッ
タ間が、出力トランジスタＴ、のペース電流の分流路と
なる。
従って、ペースに定電圧源１０の出力電流の供給された
出力トランジスタＴ、が負荷ＲＬに向は過大な電流を流
し始めると、この出力トランジスタＴ、のペース電流が
一定値を超えないように、トランジスタＴ、のペース’
Ｉ！ｆｉヲ）ランノスタＴ、が分流し、出力電流ｒ、を
一定値以下に、抑える。
出力トランジスタＴ、が負荷ＲＬに向は過大な電流を流
し始めると、この出力トランジスタＴ、のペース電流が
一定値を超えないように、トランジスタＴ、のペース’
Ｉ！ｆｉヲ）ランノスタＴ、が分流し、出力電流ｒ、を
一定値以下に、抑える。
この場合の非安定化電源からの入力電圧ＶＩＮと、電流
制限１９１路を含む安定化′電源の出力電圧ＶＯＬＩＴ
との差ＩＶＩＮ ＶｏＵＴＩは次式ノヨうになる。
制限１９１路を含む安定化′電源の出力電圧ＶＯＬＩＴ
との差ＩＶＩＮ ＶｏＵＴＩは次式ノヨうになる。
出力電流ｌｏが小さいとき、
ＩＶＩＮ −Ｖｏｕｔｌ ＝ Ｖｓ ＋ ＶＢＥＩ
−（第３式）出力電流Ｉ。が大きいとき ＩＶＩＮ −ＶＯＵＴＩ ＝ Ｖｃｇ（ｓＡｒ）＋ｖＨ
−（第４ 式）すなわち、従来の第１式と第３式を比較
すればわかるように、出力電流Ｉ。が充分に大きくない
場合には、トランジスタＴ、のコレクタ側に設けられた
電流検出用抵抗Ｒ１の電圧降下分ｖＲとトランジスタＴ
、のコレクタ・ペース間電圧とを定電流源Ｃにおりる電
圧降下分Ｖ、が含むため、抵抗Ｒ，での電圧降下ＶＢ分
の入出方間電位差ＩＶＩＮ −ＶＯＵＴＩを従来に比べ
低減させることができる。
−（第３式）出力電流Ｉ。が大きいとき ＩＶＩＮ −ＶＯＵＴＩ ＝ Ｖｃｇ（ｓＡｒ）＋ｖＨ
−（第４ 式）すなわち、従来の第１式と第３式を比較
すればわかるように、出力電流Ｉ。が充分に大きくない
場合には、トランジスタＴ、のコレクタ側に設けられた
電流検出用抵抗Ｒ１の電圧降下分ｖＲとトランジスタＴ
、のコレクタ・ペース間電圧とを定電流源Ｃにおりる電
圧降下分Ｖ、が含むため、抵抗Ｒ，での電圧降下ＶＢ分
の入出方間電位差ＩＶＩＮ −ＶＯＵＴＩを従来に比べ
低減させることができる。
第４図は、第３図で示すような、出力トラ・ンジスタＴ
、のコレクタ側に電流検出用抵抗Ｒ。
、のコレクタ側に電流検出用抵抗Ｒ。
を形成する場合のバイポーラＩＣにおける構造を示した
断面図である。なお、第２図と同一構成部分には同一符
号を付しである。
断面図である。なお、第２図と同一構成部分には同一符
号を付しである。
図において、ｐ型基板上に、トランジスタＴ。
のコレクタと抵抗Ｒ１となるｎ＋埋込層１１を形成しさ
らにその−１−に１島領域１２を形成する。
らにその−１−に１島領域１２を形成する。
このｎ−島領域Ｚ２内に抵抗Ｒ１の電極引き出し部とな
る第１のディーノｎ＋領域Ｉ）Ｒおよび、電流検出用抵
抗Ｒ１とトランジスタＴ１のコレクタとの接続点におけ
る′電位検出用の第２のディーグｎ＋領域ＤＴを形成す
る。さらに、１ランノスタＴ、のペース１３およびエミ
ッタ１４を従来と同様に形成する。
る第１のディーノｎ＋領域Ｉ）Ｒおよび、電流検出用抵
抗Ｒ１とトランジスタＴ１のコレクタとの接続点におけ
る′電位検出用の第２のディーグｎ＋領域ＤＴを形成す
る。さらに、１ランノスタＴ、のペース１３およびエミ
ッタ１４を従来と同様に形成する。
上記のような構造の抵抗Ｒ１およびトランジスタＴ、を
有する電流制限回路において、電流検出用抵抗Ｒ１の値
は第１のディー７’ｎ＋抵抗ｒｌおよびｎ＋埋込層１１
の抵抗Ｒ１側の抵抗分子１の和であり、ｎ″埋込層１１
のトランノスタＴ、側の抵抗ｒ３は、このトランジスタ
Ｔ、のコレクタ抵抗となる。ここで第２のディーノｎ＋
領域Ｄ↑は電流検知用トランジスタＴ２が電流検出用抵
抗で、このディー１１１頭域ＤＴにおける抵抗ｒ４にｋ
ｌ、トランジスタＴ２のわずかなペースｄＬ＃ＬＬ、か
流！しない。
有する電流制限回路において、電流検出用抵抗Ｒ１の値
は第１のディー７’ｎ＋抵抗ｒｌおよびｎ＋埋込層１１
の抵抗Ｒ１側の抵抗分子１の和であり、ｎ″埋込層１１
のトランノスタＴ、側の抵抗ｒ３は、このトランジスタ
Ｔ、のコレクタ抵抗となる。ここで第２のディーノｎ＋
領域Ｄ↑は電流検知用トランジスタＴ２が電流検出用抵
抗で、このディー１１１頭域ＤＴにおける抵抗ｒ４にｋ
ｌ、トランジスタＴ２のわずかなペースｄＬ＃ＬＬ、か
流！しない。
一方、第２図で示す従来の市ｖＭ、制限回路の構造でｖ
１トランノスタＴ、のコレクタｌｌｆ ６１ｉがｒイー
ノｎ′・碩域１５のディー７’ｎ＋抵抗ｒＤおよヒｎ“
埋込１＠の埋込層抵抗ｒｃを経て流れる必快がある。
１トランノスタＴ、のコレクタｌｌｆ ６１ｉがｒイー
ノｎ′・碩域１５のディー７’ｎ＋抵抗ｒＤおよヒｎ“
埋込１＠の埋込層抵抗ｒｃを経て流れる必快がある。
従って、第４図で示すものは第２図で示すガイーソ０ｎ
ト領域１５における抵抗８０分だけコレクタ。
ト領域１５における抵抗８０分だけコレクタ。
エミッタ間抵抗が低下する。
ずなわら、第４図で示すトランジスタｉ’ 、 ｃ、ｌ
：。
：。
第２式或は第４式で示ずＶｃｇ（ｓＡＴ）の値が従来の
ものよりも小さく々るため第３式で示し／で冒１１力電
流が小さい場合だけでなく出力電流、が充分に大きい場
合でもＩＶｒＮ−ＶＯＵＴＩの値を低減させることがで
きる。
ものよりも小さく々るため第３式で示し／で冒１１力電
流が小さい場合だけでなく出力電流、が充分に大きい場
合でもＩＶｒＮ−ＶＯＵＴＩの値を低減させることがで
きる。
第５図〜第９図に示す回路す」°それぞれこの発明の他
の実施例で、ｉ、ｊ５３図と同一＋ｆ’ｊ成部分にｔ１
同同一外を付し一部ｄ；ａ明を省略する、第５図に示す
ものは、第３図で示す回路の出力トランジスタＴ１の前
段にトランジスタＴ４および抵抗Ｒ１を設けてトランジ
スタＴ、およびＴ４をダーリントン接続し、この回路を
出力電流Ｉ。が流れる出力トランジスタ回路１７とした
ものである。
の実施例で、ｉ、ｊ５３図と同一＋ｆ’ｊ成部分にｔ１
同同一外を付し一部ｄ；ａ明を省略する、第５図に示す
ものは、第３図で示す回路の出力トランジスタＴ１の前
段にトランジスタＴ４および抵抗Ｒ１を設けてトランジ
スタＴ、およびＴ４をダーリントン接続し、この回路を
出力電流Ｉ。が流れる出力トランジスタ回路１７とした
ものである。
第６図に示すものは、出力トランジスタ回路１７を上記
と同様のダーリントン構成とし、トランジスタＴ４のコ
レクタを入力端Ａのラインに接続したものである。
と同様のダーリントン構成とし、トランジスタＴ４のコ
レクタを入力端Ａのラインに接続したものである。
第７図に示すものは、第３図における出力トランジスタ
Ｔ、の制御′電流（ペース電流）制限用トラ／・ゾスタ
Ｔ、のエミッタを接地したもので、このようにすると出
力端Ｂにおけるグラスサージに対する十ｄ己制御電流制
限用トランノスタＴ、の耐圧が向上する。この場合、出
力トランジスタＴ１のザーゾ耐畦が不充分であれば、図
に示すようにこのトランジスタＴ１のペース壽エミッタ
間にバイノ９ス用のダイオードＤ、を挿入する。
Ｔ、の制御′電流（ペース電流）制限用トラ／・ゾスタ
Ｔ、のエミッタを接地したもので、このようにすると出
力端Ｂにおけるグラスサージに対する十ｄ己制御電流制
限用トランノスタＴ、の耐圧が向上する。この場合、出
力トランジスタＴ１のザーゾ耐畦が不充分であれば、図
に示すようにこのトランジスタＴ１のペース壽エミッタ
間にバイノ９ス用のダイオードＤ、を挿入する。
第８図に示すものは、第７図の回路にお９ｊる出力トラ
ンジスタＴ、がダーリントン接続となるようにトランジ
スタＴ４および抵抗Ｒ８を伺加した。ものであり、第９
図に示すものは第８図に示したダーリントン接続の出力
トランジスタ回路Ｉ７におけるトランジスタ１゛４ の
コレクタを非安定電源のう・インに接続し／ζものであ
る１゜このように、出力トランジスタＴｔのコレクタと
非安定入力ラインとの間に電流検出用抵抗Ｒ０を設ける
ことにより、第５図〜第９図で示［７たような変形ケ行
っても、第３図の場合と同様の効果が得られる。
ンジスタＴ、がダーリントン接続となるようにトランジ
スタＴ４および抵抗Ｒ８を伺加した。ものであり、第９
図に示すものは第８図に示したダーリントン接続の出力
トランジスタ回路Ｉ７におけるトランジスタ１゛４ の
コレクタを非安定電源のう・インに接続し／ζものであ
る１゜このように、出力トランジスタＴｔのコレクタと
非安定入力ラインとの間に電流検出用抵抗Ｒ０を設ける
ことにより、第５図〜第９図で示［７たような変形ケ行
っても、第３図の場合と同様の効果が得られる。
捷だ、第：３図および第５図〜第９図の回路構成におい
てｎｐｎ ）ランジスタレよびｐｎｐ ｌ・ランノスタ
をそれぞれ逆型のトランジスタで構成しても良く、この
場合には電圧ｌＩｉ流の向きが逆となる。
てｎｐｎ ）ランジスタレよびｐｎｐ ｌ・ランノスタ
をそれぞれ逆型のトランジスタで構成しても良く、この
場合には電圧ｌＩｉ流の向きが逆となる。
以上のようにこの発明によれｔ＋：、エミッタ拡散抵抗
を電流検出抵抗として使用せず、Ｈｉｌｌ限屯流９ばら
つきを抑制できると共に、般小入出力間電位差の低減可
能な電流制限回路を提供することができる。
を電流検出抵抗として使用せず、Ｈｉｌｌ限屯流９ばら
つきを抑制できると共に、般小入出力間電位差の低減可
能な電流制限回路を提供することができる。
４図而の闇（ｌｉなｔｉシ１．明
第１図は従来の′直流制限回路を説明する回路図、第２
図はその出力電流路を説明する断面図、第３図はこの発
明の一実ｈ１（自＋ｌｌに係る電流制限回路を目Ｗ明す
る断面図、１１３４図は第：３図で示す電流制限回路の
出力電流路の１ｊ□′り成を示す断面図、第５図〜第９
図はそれぞれこの発明の１１１；の実Ｊｆｉｉ例全示す
回路図である。
図はその出力電流路を説明する断面図、第３図はこの発
明の一実ｈ１（自＋ｌｌに係る電流制限回路を目Ｗ明す
る断面図、１１３４図は第：３図で示す電流制限回路の
出力電流路の１ｊ□′り成を示す断面図、第５図〜第９
図はそれぞれこの発明の１１１；の実Ｊｆｉｉ例全示す
回路図である。
Ｔ＋ ｒ Ｔ２ １ Ｔ３ １ Ｔ４−・−１−ラｙ
ノスタ、Ｒ，、ｔｔ２・・・抵抗、ＲＬ・・・負荷、Ａ
・・入力端、Ｂ出力端、Ｃ・・・定電流源、Ｄ・・・定
′ポ圧回路、１（］・・・定定電川原源１１・・・ｎ＋
即込層、Ｉ２・・・１１−島頭域。
ノスタ、Ｒ，、ｔｔ２・・・抵抗、ＲＬ・・・負荷、Ａ
・・入力端、Ｂ出力端、Ｃ・・・定電流源、Ｄ・・・定
′ポ圧回路、１（］・・・定定電川原源１１・・・ｎ＋
即込層、Ｉ２・・・１１−島頭域。
Claims (1)
- 非安定入力ラインに接続する定電流源およびこの定電流
源に直列接続する定電圧回路から成り上記接続点より出
力制御電流を出力する定電圧源に接続される回路におい
て、一端が」二配非安定入カラインに接続された電流検
出抵抗と、コレクタが−Ｆ配電流検出抵抗の他端にエミ
ッタが出力端にそれぞれ接続され出力′電流路を形成す
る出力トランジスタを含み上記出力制御電流に制御され
る出力トランジスタ回路と、上記電流検出抵抗における
電圧降下が所定値以上になったことを検出する電流検知
トランジスタと、上記電流検知トランジスタのコレクタ
電流により制御され上記出力制御電流を側路させる制御
電流制限トランジスタ回路とを具備したことを特徴とす
る電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717082A JPS5957312A (ja) | 1982-09-25 | 1982-09-25 | 電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717082A JPS5957312A (ja) | 1982-09-25 | 1982-09-25 | 電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957312A true JPS5957312A (ja) | 1984-04-02 |
Family
ID=15844713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16717082A Pending JPS5957312A (ja) | 1982-09-25 | 1982-09-25 | 電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957312A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677536A (en) * | 1986-03-17 | 1987-06-30 | Tektronix, Inc. | AC Current sensing circuit |
| JPS6392107A (ja) * | 1986-10-07 | 1988-04-22 | New Japan Radio Co Ltd | 電流制限回路 |
| EP2911144A1 (en) | 2014-02-24 | 2015-08-26 | Alpine Electronics, Inc. | Display apparatus and display control method |
-
1982
- 1982-09-25 JP JP16717082A patent/JPS5957312A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677536A (en) * | 1986-03-17 | 1987-06-30 | Tektronix, Inc. | AC Current sensing circuit |
| JPS6392107A (ja) * | 1986-10-07 | 1988-04-22 | New Japan Radio Co Ltd | 電流制限回路 |
| EP2911144A1 (en) | 2014-02-24 | 2015-08-26 | Alpine Electronics, Inc. | Display apparatus and display control method |
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