JPS5957449A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS5957449A JPS5957449A JP57167608A JP16760882A JPS5957449A JP S5957449 A JPS5957449 A JP S5957449A JP 57167608 A JP57167608 A JP 57167608A JP 16760882 A JP16760882 A JP 16760882A JP S5957449 A JPS5957449 A JP S5957449A
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- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/694—Inorganic materials composed of nitrides
- H10P14/6943—Inorganic materials composed of nitrides containing silicon
- H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置とその製造方法にかかわシ、特に
高密度の素子における分離領域の改良に関する。
高密度の素子における分離領域の改良に関する。
従来、高密度の半導体素子における分離領域の形成に選
択酸化法が用いられていた。これは第１図（ａ） 、
（ｂ）によって示すように、シリコン基板（１）の１主
面に私層させて５ｉ０２層（２） 、 Ｓｉ３Ｎ４層（
３）を被着し、ついで素子分離領域形成予定域に開孔（
４）ヲ設けたのち、ここからイオン注入法によってチャ
ンネルストップ用不純物を打込み、チャンネルストップ
用不純物領域（５）を形成し、ついで熱酸化を施すこと
によって第１図（ｂ）に示すように選択的に厚い５ｉ０
２領域（６）に形成するものである。第２図には素子の
活性領域（５）と分離領域（Ｂ）とが占める面積の相関
を示している。
択酸化法が用いられていた。これは第１図（ａ） 、
（ｂ）によって示すように、シリコン基板（１）の１主
面に私層させて５ｉ０２層（２） 、 Ｓｉ３Ｎ４層（
３）を被着し、ついで素子分離領域形成予定域に開孔（
４）ヲ設けたのち、ここからイオン注入法によってチャ
ンネルストップ用不純物を打込み、チャンネルストップ
用不純物領域（５）を形成し、ついで熱酸化を施すこと
によって第１図（ｂ）に示すように選択的に厚い５ｉ０
２領域（６）に形成するものである。第２図には素子の
活性領域（５）と分離領域（Ｂ）とが占める面積の相関
を示している。
斜上の選択酸化法によって形成される厚いＳｉｎ。
領域はバーズ・ピークと称され、トランジスタや素子分
離領域が充分大きくとれる設計の場合には、この素子分
離領域の部分、す々わち、バーズ・ピークは問題になら
ないが、素子の微細化が進むにつれて大きな問題となっ
てきた。
離領域が充分大きくとれる設計の場合には、この素子分
離領域の部分、す々わち、バーズ・ピークは問題になら
ないが、素子の微細化が進むにつれて大きな問題となっ
てきた。
次に最近発表されたＵ溝分離法を第３図によって説明す
る。この方法は例えば次の文献等に示されたものである
。（１） １９８１ ：ＪＪＡＰ ｖａｔ ２１ 、Ｓ
ｕｐｐｔｅｍｅｎｔ２０−１ｐ、５５〜６１・（１１）
日経エレクトロニクス： １９８２゜３．２９ ｐ、９
０〜１０１゜これはまず、シリコン基板（１）の１主面
に積層させて５ｉ０２層（２） 、 ５ｉｓＮ４層（３
）を被着し、これに開孔（４）を設けてシリコン基板を
軽くエツチングして溝（７）を形成する（図（ａ））。
る。この方法は例えば次の文献等に示されたものである
。（１） １９８１ ：ＪＪＡＰ ｖａｔ ２１ 、Ｓ
ｕｐｐｔｅｍｅｎｔ２０−１ｐ、５５〜６１・（１１）
日経エレクトロニクス： １９８２゜３．２９ ｐ、９
０〜１０１゜これはまず、シリコン基板（１）の１主面
に積層させて５ｉ０２層（２） 、 ５ｉｓＮ４層（３
）を被着し、これに開孔（４）を設けてシリコン基板を
軽くエツチングして溝（７）を形成する（図（ａ））。
さらに反応性イオンエツチングにより前記溝（刀を深く
し溝（７つにし、溝底にＰの不純物領域（５′）を形成
する（図中））。次いで多結晶シリコン層（８）を厚く
、さらに（Ｎ Ｗ サセテ５ｉ０２Ｕ （２’） 、
５ｉ３Ｎ４（３’）ｋ １）１ 着シ、溝（７９上にレ
ジスト層（９）を被着する（図（Ｃ））。前記レジスト
層（９）ヲマスクにして多結晶シリコン層（８）ヲエッ
チングし、上面を平坦にしたのち、熱酸化′ｆｃ施す（
図（ｄ））これによって形成されるものである。
し溝（７つにし、溝底にＰの不純物領域（５′）を形成
する（図中））。次いで多結晶シリコン層（８）を厚く
、さらに（Ｎ Ｗ サセテ５ｉ０２Ｕ （２’） 、
５ｉ３Ｎ４（３’）ｋ １）１ 着シ、溝（７９上にレ
ジスト層（９）を被着する（図（Ｃ））。前記レジスト
層（９）ヲマスクにして多結晶シリコン層（８）ヲエッ
チングし、上面を平坦にしたのち、熱酸化′ｆｃ施す（
図（ｄ））これによって形成されるものである。
斜上の従来の素子間分離領域は、第４図（ａ）に示すＵ
溝分離による場合に最も狭い部分（多結晶シリコン）が
１μｍでも分離領域の幅は３μｍｆ要し、第４図（ｂ）
に示す選択酸化法による場合に最も狭いＮ埋込層間の間
隔が１μｍでも分離領域の幅は７μｍを要する。従って
、選択酸化法によってＬＳＩの高密度化をはかることは
因！１１であシ、Ｕ溝分離法はすぐれているが工程が非
常に複雑なため量産プロセスには適しないという重大な
問題点がある。
溝分離による場合に最も狭い部分（多結晶シリコン）が
１μｍでも分離領域の幅は３μｍｆ要し、第４図（ｂ）
に示す選択酸化法による場合に最も狭いＮ埋込層間の間
隔が１μｍでも分離領域の幅は７μｍを要する。従って
、選択酸化法によってＬＳＩの高密度化をはかることは
因！１１であシ、Ｕ溝分離法はすぐれているが工程が非
常に複雑なため量産プロセスには適しないという重大な
問題点がある。
この発明は斜上の従来の問題点を改良する新規な分離領
域とその製造方法を提供する。
域とその製造方法を提供する。
この発明にかかる半導体装置は素子間の分離領域が基板
に穿設された溝内にシリコンの酸化膜。
に穿設された溝内にシリコンの酸化膜。
窒化膜、炭化膜の少くとも１つと、さらに積層させてＴ
ｉ 、Ｔａ、Ｈｆ 、Ｚｒの各窒化物または炭化物およ
びＭｏＳｉ２のうち少くとも１つを被着しその一部また
は全部を酸化したものとで溝内を充填したことを特徴と
し、次に、溝内の充填物が斜上にシリコンの酸化膜、窒
化膜、炭化膜の少くとも１つを積層させたことを特徴と
するものである。さらには、斜上の製造方法を提供する
ものである。
ｉ 、Ｔａ、Ｈｆ 、Ｚｒの各窒化物または炭化物およ
びＭｏＳｉ２のうち少くとも１つを被着しその一部また
は全部を酸化したものとで溝内を充填したことを特徴と
し、次に、溝内の充填物が斜上にシリコンの酸化膜、窒
化膜、炭化膜の少くとも１つを積層させたことを特徴と
するものである。さらには、斜上の製造方法を提供する
ものである。
分離領域形成のための溝内に充填する部材として
（ｉ ） Ｊｆｆの形成が容易なること。
（１１）面ｊ薬品性に優れること。
＋：＋＋＋）シリコン酸化物または炭化物、または窒化
物にたいする密着度が良好なること。
物にたいする密着度が良好なること。
（ＩＶ）酸化物は軍、気的絶縁物であること。
（Ｖ）シリコン基板の反りを大きくしないこと。
Ｑし加工性が良いこと。
などが必要である。
斜上にたいし、ＴｉＮ、 ’Ｉ’ｉＣ、ＴａＮ、 Ｔａ
Ｃ、Ｈｆ Ｎ、 ＨｆＣ、ＺｒＮ。
Ｃ、Ｈｆ Ｎ、 ＨｆＣ、ＺｒＮ。
Ｚ ｒＣ！ ＭＯＳ １２等は高融点で電気抵抗が非常
に小さいために配線材料として注目されている物質であ
る。
に小さいために配線材料として注目されている物質であ
る。
これらは上記（１）に対してはスパッタリング法、イオ
ンブレーティング法、プラズマ法庁とにより比較的低湿
でかつ、容易にＦ形成が可能であるので問題はない。
ンブレーティング法、プラズマ法庁とにより比較的低湿
でかつ、容易にＦ形成が可能であるので問題はない。
次に（１１）〜（ｖＤについてのべる。
実際に上記高Ｂ”１！点メタルは比較的低温での酸化性
雰囲気中における熱処理で非常に化学的に安定であり、
かつ耐薬品性および枦械的性質に優れた絶ｎ性膜を形成
する。すなわち、膜ストレス的には従来用いられている
アルミニウム等の低融点メタルに比較しては太きい。し
かし、６００〜９００℃の比較的低温の酸化性雰囲気中
で熱処理することによって膜ストレスが非常に小さくな
る。ついで、酸化を施すことによって完全に絶縁膜にな
る。
雰囲気中における熱処理で非常に化学的に安定であり、
かつ耐薬品性および枦械的性質に優れた絶ｎ性膜を形成
する。すなわち、膜ストレス的には従来用いられている
アルミニウム等の低融点メタルに比較しては太きい。し
かし、６００〜９００℃の比較的低温の酸化性雰囲気中
で熱処理することによって膜ストレスが非常に小さくな
る。ついで、酸化を施すことによって完全に絶縁膜にな
る。
次に、ＴｉＮおよびＴａＮについて、７００℃１時間酸
素雰囲気で熱処理したときの耐薬品性についてのべる。
素雰囲気で熱処理したときの耐薬品性についてのべる。
寸ず、３０チのＨＦに対するエツチング性を第５図に、
ＨＣｔに対するエツチング性を第６図に示す。両図とも
横軸のエツチング時間と縦軸のエツチング厚さとの相関
ｆ ＴｉＮおよびＴａＮにつき示しているが、エツチン
グレートはいずれも非常に小さい。ＴｉＣ，ＴａＣ，）
■ｆＮ、ＨｆＣ，ＺｒＮ、ＺｒＣ，ＭｏＳｉ２に関して
もほぼ同等の３０％ＨＦ、ＨＣＩＫ対するエツチングレ
ートを得る。また、これらの高融点メタルは、シリコン
およびシリコン酸化物に対する密着強度は非常に良い。
ＨＣｔに対するエツチング性を第６図に示す。両図とも
横軸のエツチング時間と縦軸のエツチング厚さとの相関
ｆ ＴｉＮおよびＴａＮにつき示しているが、エツチン
グレートはいずれも非常に小さい。ＴｉＣ，ＴａＣ，）
■ｆＮ、ＨｆＣ，ＺｒＮ、ＺｒＣ，ＭｏＳｉ２に関して
もほぼ同等の３０％ＨＦ、ＨＣＩＫ対するエツチングレ
ートを得る。また、これらの高融点メタルは、シリコン
およびシリコン酸化物に対する密着強度は非常に良い。
実際に素子分離領域にこれらの高融点メタルを充填して
酸化する場合のウエノ・の反り量が、写真蝕刻において
問題となる。例えば、７６門φ、 ４５０ｐｍのシリコ
ンウェハに、溝幅が２１１ｍ深さが１μｍの溝を設けこ
の中に上記高融点メタルを充填し酸化させた場合のウェ
ハの反り量は７μｍ以下で非常に小さいものであった。
酸化する場合のウエノ・の反り量が、写真蝕刻において
問題となる。例えば、７６門φ、 ４５０ｐｍのシリコ
ンウェハに、溝幅が２１１ｍ深さが１μｍの溝を設けこ
の中に上記高融点メタルを充填し酸化させた場合のウェ
ハの反り量は７μｍ以下で非常に小さいものであった。
斜上のように高融点メタルは充填材としては非常にすぐ
れた材質であるので、いかに製造プロセスを単純化でき
るかが量産の問題となる。まず、溝部に充填するメタル
の加工において、ｇＪ細な溝を形成する場合はレジスト
のサイドエツチングの非常に小さいＲＩＥ （反応性イ
オンエツチング手段）を用いて簡単に達成される。
れた材質であるので、いかに製造プロセスを単純化でき
るかが量産の問題となる。まず、溝部に充填するメタル
の加工において、ｇＪ細な溝を形成する場合はレジスト
のサイドエツチングの非常に小さいＲＩＥ （反応性イ
オンエツチング手段）を用いて簡単に達成される。
これに比して既存のプロセスでは、充填材として多結晶
シリコンを用い名湯合はサイドエツチングは若干大きく
なるので、微細化の点で本発明のプロセスは従来の選択
酸化法、またはＵ溝分離法よりもすぐれているといえる
。
シリコンを用い名湯合はサイドエツチングは若干大きく
なるので、微細化の点で本発明のプロセスは従来の選択
酸化法、またはＵ溝分離法よりもすぐれているといえる
。
また、リフトオフ法を用いることによりプロセスをさら
に単純化することができる。リフトオフ法のマスク材と
してはポリイミド樹脂等の耐熱性にすぐれたものや、レ
ジス） 、 ＰＳＧ （リンけい酸ガラス） 、 ＢＳ
Ｇ （ボロンけい酸ガラス）、アンド−ブトオキサイド
等を用いて好適する。
に単純化することができる。リフトオフ法のマスク材と
してはポリイミド樹脂等の耐熱性にすぐれたものや、レ
ジス） 、 ＰＳＧ （リンけい酸ガラス） 、 ＢＳ
Ｇ （ボロンけい酸ガラス）、アンド−ブトオキサイド
等を用いて好適する。
さらに、本発明は７００〜９００℃の低温酸化を用いる
ので、工程をＴｉＮ、 Ｔｉｃ 、ＴａＮ、ＨｆＮ、Ｈ
ｆＣ、ＺｒＮ、ＺｒＣ。
ので、工程をＴｉＮ、 Ｔｉｃ 、ＴａＮ、ＨｆＮ、Ｈ
ｆＣ、ＺｒＮ、ＺｒＣ。
Ｍｏ５ｉｌの−うち、少くとも１つを溝部に充填形成し
、電極部も溝部と同じメタルを選択し、電極部をアンド
−ブトオキサイドまたはリンけい酸ガラス等の低温で形
成されるシリコン化合物でオーバコートして溝部の酸化
と電極の熱処理とを同時に行なうことができる、そして
熱処理後に電極部のアンドープ二パオキサイド、または
リンけい酸ガラス等によるオーバコート材を除去すれば
よい。このようにして工程が非常に簡単になる。
、電極部も溝部と同じメタルを選択し、電極部をアンド
−ブトオキサイドまたはリンけい酸ガラス等の低温で形
成されるシリコン化合物でオーバコートして溝部の酸化
と電極の熱処理とを同時に行なうことができる、そして
熱処理後に電極部のアンドープ二パオキサイド、または
リンけい酸ガラス等によるオーバコート材を除去すれば
よい。このようにして工程が非常に簡単になる。
次にこの発明を実施例によって説明する。
実施例１
この実施例の］工程を第７図（ａ）〜（ｅ）で示す。ま
ず、Ｐ基板にＮ埋込層とエピタキシャル層（いずれも図
示省略）を有するシリコン基板■の１主面に５ｉ０２層
０′！Ｊを１００ＯＡの層厚に、さらに積層させてＳｉ
３Ｎ４層θ→ｆｆ：１００ＯＡの層厚に夫々形成し、こ
れにフォトエツチングおよび通常のウェットエツチング
と反応性イオンエツチングによってＰ基板に達する幅１
μｍの溝α４）を形成する。ついで、イオン注入法によ
ってボロンを拡散し、チャンネルストツ＋ バ用不純物Ｂｌｌ導入層０！９を溝の直下に形成する（
図（ａ））。
ず、Ｐ基板にＮ埋込層とエピタキシャル層（いずれも図
示省略）を有するシリコン基板■の１主面に５ｉ０２層
０′！Ｊを１００ＯＡの層厚に、さらに積層させてＳｉ
３Ｎ４層θ→ｆｆ：１００ＯＡの層厚に夫々形成し、こ
れにフォトエツチングおよび通常のウェットエツチング
と反応性イオンエツチングによってＰ基板に達する幅１
μｍの溝α４）を形成する。ついで、イオン注入法によ
ってボロンを拡散し、チャンネルストツ＋ バ用不純物Ｂｌｌ導入層０！９を溝の直下に形成する（
図（ａ））。
次に、１０００℃にて１時間のドライｏ２雰囲気中の熱
処理ｆ：施し薄い５ｉＯｚｊ１体（１０を溝内に形成す
る（図（ｂ））。
処理ｆ：施し薄い５ｉＯｚｊ１体（１０を溝内に形成す
る（図（ｂ））。
ついで、スパッタリングによｔ） ＴｉＮ ｆデポジッ
トさせてＴｉＮ層（１７）全形成し、レジスト層ａ樽を
マスクにして反応性イオンエツチングを施し、溝部以外
を除去する（図（Ｃ））。
トさせてＴｉＮ層（１７）全形成し、レジスト層ａ樽を
マスクにして反応性イオンエツチングを施し、溝部以外
を除去する（図（Ｃ））。
次に、レジスト層ＨおよびＴｉＮ層（Ｌ７）の突出部を
ウエットエッ、チング、またはドライエツチングによっ
て除去し、溝内にのみＴｉＮ層α７）ｆ：残留させる（
図（ｄ））。
ウエットエッ、チング、またはドライエツチングによっ
て除去し、溝内にのみＴｉＮ層α７）ｆ：残留させる（
図（ｄ））。
ついて、７００℃にて１時間の０２雰囲気中の熱処理を
施し、ＴｉＮの少くとも１部酸化された層αηに形成す
る（図（ｅ））。
施し、ＴｉＮの少くとも１部酸化された層αηに形成す
る（図（ｅ））。
さらに、必要に応じてＳｉ３Ｎ４層または５ｉ０２層（
図示省略）を溝部にオーバコートすることによってさら
に耐薬品性を向上させることができる。
図示省略）を溝部にオーバコートすることによってさら
に耐薬品性を向上させることができる。
斜上によればプロセスの単純化が可能になる。
また、既存のプロセスでは最小の素子分離幅がｌｌＩｒ
ｎを要する場合、３〜？ｐｍの実溝幅を要したが、本案
の場合２ｆ１ｍで達成される。従って量産化と微細化が
可能となる。
ｎを要する場合、３〜？ｐｍの実溝幅を要したが、本案
の場合２ｆ１ｍで達成される。従って量産化と微細化が
可能となる。
実施例２
以下第８図によって実施例を説明する。
なお、この実施例は第７図Ｑ３）に示したように溝ａａ
内に薄い５ｉ０２層（ｌ［ｃを形成するまでは実施例１
と同じである。
内に薄い５ｉ０２層（ｌ［ｃを形成するまでは実施例１
と同じである。
次にポリイミド樹脂層αＩｅマスクにしてイオンブレー
ティングによるＴｉＮ ｆデポジットしＴｉＮ層（イ）
を形成する（図（ａ））。
ティングによるＴｉＮ ｆデポジットしＴｉＮ層（イ）
を形成する（図（ａ））。
ついで、リフトオフ法によって溝内のみにＴｉＮ層（２
Ｉを残留させる（図（ｂ））。
Ｉを残留させる（図（ｂ））。
次に、６００〜９００℃にて酸化を施し、ＴｉＮの少く
とも１部酸化された層（２０に形成する（図（Ｃ））。
とも１部酸化された層（２０に形成する（図（Ｃ））。
実施例３
この実施例も第７図（ｂ）に示した実施例１の溝Ｉ内に
薄いＳ ｉ ０２層（１６）ｆ：形成するまでは同じで
ある。
薄いＳ ｉ ０２層（１６）ｆ：形成するまでは同じで
ある。
゛以下に第８図（ａ）〜（ｃ） ｆｆｉ援用して説明す
る。
る。
次にリンけい酸ガラス、またはアンドープドオギサイド
層θつをマスクにしてスパッタリングの如きＰＶＤ （
ＰｈｙｓｉｃａｔＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）法により６００℃でＴｉＮまたはＴｉｃをデポジット
させ、ＴｉＮまたはＴｉＣ層（イ）を形成する（図（ｄ
））。
層θつをマスクにしてスパッタリングの如きＰＶＤ （
ＰｈｙｓｉｃａｔＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）法により６００℃でＴｉＮまたはＴｉｃをデポジット
させ、ＴｉＮまたはＴｉＣ層（イ）を形成する（図（ｄ
））。
ついで、リフトオフ法によって溝内のみにＴｉＮまた社
ＴｉＣ層００を残留させる（図（ｂ））。
ＴｉＣ層００を残留させる（図（ｂ））。
次に６００〜９００℃にて酸化を施し、ＴｉＮまたはＴ
ｉＣの少くとも１部酸化された層（２０）に形成する（
図（Ｃ））。
ｉＣの少くとも１部酸化された層（２０）に形成する（
図（Ｃ））。
この方法によると、最小素子分離域幅を０．５〜２．０
μｍに形成可能で、サブミクロングロセスにＭ用可能な
量産プロセスを提供する。
μｍに形成可能で、サブミクロングロセスにＭ用可能な
量産プロセスを提供する。
実施例４
斜上の実施例１〜３のプロセスにおいて置融点メタルの
デポジションにプラズマＣＶＤ （ＣｈｅｍｉｃａｔＶ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法、ＬＰＣＶＤ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−）法、スパッタ法、イ
オンブレーティング、電子銃、蒸着のうち少くとも１つ
のプロセスを用いてＴｉｎ、Ｔｉｃ、ＴａＮ、ＴａＣ，
Ｉ（ｆＮ、ＨｆＣ，ＺｒＮ、ＺｒＣ，ＭｏＳｉ２のうち
少くとも１つの高融点メタルをデポジットし、６００〜
９００℃で熱酸化させることによって達成する。
デポジションにプラズマＣＶＤ （ＣｈｅｍｉｃａｔＶ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法、ＬＰＣＶＤ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−）法、スパッタ法、イ
オンブレーティング、電子銃、蒸着のうち少くとも１つ
のプロセスを用いてＴｉｎ、Ｔｉｃ、ＴａＮ、ＴａＣ，
Ｉ（ｆＮ、ＨｆＣ，ＺｒＮ、ＺｒＣ，ＭｏＳｉ２のうち
少くとも１つの高融点メタルをデポジットし、６００〜
９００℃で熱酸化させることによって達成する。
実施例５
斜上の実施例１〜４はシリコン基板を用いたプロセスで
あるが、■〜Ｖ族半導体についても溝部を形成し、この
溝内にプラズマＣＶＤ法またはＣＶＤ法によってＳｉ３
Ｎ、または５ｉ０２、またはＳｉＣの薄膜を形成し、そ
の薄膜上に上記高融点メタルを残留させ、−例として薄
い５アンド−ブトオキサイド層をマスクにして酸化性雰
囲気中６００〜６５０Ｃにて加熱酸化させることによっ
て達成される。
あるが、■〜Ｖ族半導体についても溝部を形成し、この
溝内にプラズマＣＶＤ法またはＣＶＤ法によってＳｉ３
Ｎ、または５ｉ０２、またはＳｉＣの薄膜を形成し、そ
の薄膜上に上記高融点メタルを残留させ、−例として薄
い５アンド−ブトオキサイド層をマスクにして酸化性雰
囲気中６００〜６５０Ｃにて加熱酸化させることによっ
て達成される。
この発明にかかる素子分離領域によれば、従来のもので
は達成できなかった狭い素子分離領域幅を得ることがで
き、ＬＳＩ等の微細構造の達成に寄与する。
は達成できなかった狭い素子分離領域幅を得ることがで
き、ＬＳＩ等の微細構造の達成に寄与する。
次に、分離溝への充填材として選んだ高融点メタルをは
じめとする材質の組み合わせは次にあげる条件、 （１）膜の形成が容易であること。
じめとする材質の組み合わせは次にあげる条件、 （１）膜の形成が容易であること。
（１１）耐薬品性に優れ（化学的に安定し）たものであ
ること、 （１１１）シリコン酸化物に対する密着度が良好なもの
であること、 （ＩＶ） ｒ９．化物が電気絶縁体であること、（Ｖ
） ウェハに対し大きな反りを生じないものであると
と、 （ｖＤ 加工性が良いこと を充分にみたす優れた構成である。
ること、 （１１１）シリコン酸化物に対する密着度が良好なもの
であること、 （ＩＶ） ｒ９．化物が電気絶縁体であること、（Ｖ
） ウェハに対し大きな反りを生じないものであると
と、 （ｖＤ 加工性が良いこと を充分にみたす優れた構成である。
また、製造方法も容易であり、少くとも従来の方法に比
して劣るものでなく、寸法精度面で優れるためプロセス
における管理面が却って容易に達成できる利点もある。
して劣るものでなく、寸法精度面で優れるためプロセス
における管理面が却って容易に達成できる利点もある。
第１図（ａ） 、 （ｂ）は従来の分離領域の形成方法
のバーズ・ピーク法を工程順に示すいずれも断面図、第
２図は従来のバーズ・ピーク法による分離領域と活性領
域との相関を示す断面図、第３図（ａ）〜（ｄ）は従来
の分離領域の形成方法のＵ溝分離法を工程順に示すいず
れも断面図、第４図（ａ） 、 （ｂ）は従来の２方法
の寸法を説明するための断面図、第５図および第６図は
この発明に用いられる材料のエツチングレートを示すい
ずれも線図、第７図（ａ）〜（ｅ）はこの発明の１実施
例の素子分離領域の形成工程を示すいずれも断面図、第
８図（ａ）〜（Ｃ）は別の実施例の形成工程を示すいず
れも断面図である。 なお、図中同一符号は同一または相当部分を夫々示すも
のとする。 １１ シリコン基板 １２ Ｓ ｉ ０２層 １３ Ｓｉ３Ｎ４層 １４溝 １６ 溝内のＳｉＯり層 １７ ＴｉＮ層 １７′ 溝内のＴｉＮ層 １７″ 一部酸化されたＴｉＮ層１８
ポリイミド層（マスク）１９ アン
ド−ブトオキサイド層（マスク）２０ Ｔｉ
ＮまたはＴｉｃ層２０′ 溝内のＴｉＮまたは
Ｔｉｃ層２０″ 少くとも一部酸化された
ＴｉＮまたはＴｉＣ層第１図 １／）） １ｓ２図 ２４１− 第３図 （ｂ） 第 ４ 図 ｔｒｉ＞ （ム） 第５図 ρ ／ ｊ （７ｎ
炭）工；ｒニク１１肉→ 第６図 工斤′−７埼肉− 第 ７ 図 ＜５） 第７図 （Ｃ） （ｄ） （ｅ） 第８図 （ａ） （ｈ） （ｆｆ）
のバーズ・ピーク法を工程順に示すいずれも断面図、第
２図は従来のバーズ・ピーク法による分離領域と活性領
域との相関を示す断面図、第３図（ａ）〜（ｄ）は従来
の分離領域の形成方法のＵ溝分離法を工程順に示すいず
れも断面図、第４図（ａ） 、 （ｂ）は従来の２方法
の寸法を説明するための断面図、第５図および第６図は
この発明に用いられる材料のエツチングレートを示すい
ずれも線図、第７図（ａ）〜（ｅ）はこの発明の１実施
例の素子分離領域の形成工程を示すいずれも断面図、第
８図（ａ）〜（Ｃ）は別の実施例の形成工程を示すいず
れも断面図である。 なお、図中同一符号は同一または相当部分を夫々示すも
のとする。 １１ シリコン基板 １２ Ｓ ｉ ０２層 １３ Ｓｉ３Ｎ４層 １４溝 １６ 溝内のＳｉＯり層 １７ ＴｉＮ層 １７′ 溝内のＴｉＮ層 １７″ 一部酸化されたＴｉＮ層１８
ポリイミド層（マスク）１９ アン
ド−ブトオキサイド層（マスク）２０ Ｔｉ
ＮまたはＴｉｃ層２０′ 溝内のＴｉＮまたは
Ｔｉｃ層２０″ 少くとも一部酸化された
ＴｉＮまたはＴｉＣ層第１図 １／）） １ｓ２図 ２４１− 第３図 （ｂ） 第 ４ 図 ｔｒｉ＞ （ム） 第５図 ρ ／ ｊ （７ｎ
炭）工；ｒニク１１肉→ 第６図 工斤′−７埼肉− 第 ７ 図 ＜５） 第７図 （Ｃ） （ｄ） （ｅ） 第８図 （ａ） （ｈ） （ｆｆ）
Claims (3)
- （１）半導体主面に設けられた溝内に、シリコンのうち
少くとも一つの高融点金属膜とその酸化膜または前記酸
化膜のいずれかとを、積層して充填されてなる分離領域
を具備した半導体装置。 - （２）半導体主面に設けられた溝内に、シリコンのうち
少くとも一つの高融点金属膜とその酸化ＩＩスまたは前
記酸化膜のいずれかと、シリコン酸化膜。 シリコン窒化膜、シリコン炭化膜の少くとも一つとを順
次積層して充填されてなる分離領域を具備した半導体装
置。 - （３）半導体主面に溝部を形成し、この溝底の半導体部
にこの半導体の導電型と反対導電型の不純物層を被着し
、ついで、シリコン酸化膜、シリコン窒化膜、シリコン
炭化膜の少くとも一つとＴｉＮ。 Ｔｉｃ、ＴａＮ、ＴａＣ，ＨｆＮ、ＨｆＣ，ＺｒＮ、Ｚ
ｉＣ，ＭｏＳｉ２の高融点金属膜のうち少くとも一つの
膜とをレジストヲマスクにして反応性イオンエツチング
法域たはリフトオフ法によって溝内を限って充填させた
のち、酸化性雰囲気中にて熱処理を施して前記高融点金
属膜の少くとも一部を酸化させる分離領域形成手段を備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167608A JPS5957449A (ja) | 1982-09-28 | 1982-09-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167608A JPS5957449A (ja) | 1982-09-28 | 1982-09-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957449A true JPS5957449A (ja) | 1984-04-03 |
Family
ID=15852927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167608A Pending JPS5957449A (ja) | 1982-09-28 | 1982-09-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957449A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
-
1982
- 1982-09-28 JP JP57167608A patent/JPS5957449A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
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