JPH0427703B2 - - Google Patents
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- JPH0427703B2 JPH0427703B2 JP57138684A JP13868482A JPH0427703B2 JP H0427703 B2 JPH0427703 B2 JP H0427703B2 JP 57138684 A JP57138684 A JP 57138684A JP 13868482 A JP13868482 A JP 13868482A JP H0427703 B2 JPH0427703 B2 JP H0427703B2
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- Japan
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- film
- etching
- insulating film
- sio
- fluid material
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0148—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising introducing impurities in side walls or bottom walls of trenches, e.g. for forming channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特にフ
イールド領域に比較的厚い絶縁膜を埋め込んで平
坦構造を得る方法に関する。
イールド領域に比較的厚い絶縁膜を埋め込んで平
坦構造を得る方法に関する。
従来、半導体としてシリコンを用いた半導体装
置、特にMOS型半導体集積回路装置では寄生チ
ヤンネルによる絶縁不良をなくし、かつ寄生容量
を小さくするために素子間のいわゆるフイールド
領域に厚い絶縁膜を形成する方法として、選択酸
化法が知られている。しかしながら、この選択酸
化法をますます微細化、高密度化が進む集積回路
の素子間分離法として用いるには、次のような問
題があるため高集積化の妨げとなる。第１にフイ
ールド酸化膜が鳥のくちばし（バースビーク）状
に食い込むことにより素子領域の寸法誤差が生じ
る。第２に、フイールド酸化時に高温、長時間の
熱処理（例えば1000℃５時間）を必要とするため
既にドープされているフイールド領域の不純物が
再拡散してしまい、素子形成領域にまでしみ出す
ことにより素子特性が劣化する。第３に、フイー
ルド酸化膜の膜厚の約半分を半導体基板に埋没す
る事が出来るが基板表面にはフイールド酸化膜厚
の約半分の段差が出来ることにより金属配線のこ
の段差部での信頼性が著しく低下する。
置、特にMOS型半導体集積回路装置では寄生チ
ヤンネルによる絶縁不良をなくし、かつ寄生容量
を小さくするために素子間のいわゆるフイールド
領域に厚い絶縁膜を形成する方法として、選択酸
化法が知られている。しかしながら、この選択酸
化法をますます微細化、高密度化が進む集積回路
の素子間分離法として用いるには、次のような問
題があるため高集積化の妨げとなる。第１にフイ
ールド酸化膜が鳥のくちばし（バースビーク）状
に食い込むことにより素子領域の寸法誤差が生じ
る。第２に、フイールド酸化時に高温、長時間の
熱処理（例えば1000℃５時間）を必要とするため
既にドープされているフイールド領域の不純物が
再拡散してしまい、素子形成領域にまでしみ出す
ことにより素子特性が劣化する。第３に、フイー
ルド酸化膜の膜厚の約半分を半導体基板に埋没す
る事が出来るが基板表面にはフイールド酸化膜厚
の約半分の段差が出来ることにより金属配線のこ
の段差部での信頼性が著しく低下する。
以上のような問題を解決するために、従来半導
体装置の製造において半導体基板のフイールド領
域に凹部を形成し、この凹部に比較的厚い絶縁膜
を低温プロセスにより埋め込んで、平坦構造を得
る方法が用いられている。その一例を第１図ａ〜
ｈをもつて以下に説明する。
体装置の製造において半導体基板のフイールド領
域に凹部を形成し、この凹部に比較的厚い絶縁膜
を低温プロセスにより埋め込んで、平坦構造を得
る方法が用いられている。その一例を第１図ａ〜
ｈをもつて以下に説明する。
第１図ａに示すように、面方位（100）、比抵抗
５〜50ΩcmのＰ型シリコン基板１を用意し、この
表面に300Å程度の熱酸化膜２及び0.5μm程度の
Al膜３を順次形成する。次に同図ｂに示すよう
に、通常の写真蝕刻工程により素子形成領域上を
レジスト膜４でおおう。同図ｃに示すように、レ
ジスト膜４をマスクにしてフイールド領域上の
Al膜３及び熱酸化膜２を順次例えば反応性イオ
ンエツチング技術を用いてエツチングし、さらに
レジスト膜４及びAl膜３をマスクにして、例え
ばDF4ガスを用いた反応性イオンエツチングによ
りフイールド領域を約0.8μmエツチングして凹部
を形成し、さらにレジスト膜４、及びAl膜３を
マスクにしてフイールド領域のシリコン基板中に
イオン注入を行つて反転防止層５を形成する。次
に同図ｄに示すように、表面全面に第１の絶縁膜
として例えばプラズマCVD法によりシリコン酸
化膜（SiO2膜）６を約1.2μm堆積する。その後、
例えば弗化アンモニウム液でSiO2膜６を全面エ
ツチングすると、段差部側面のSiO2膜のエツチ
ング速度は平坦部でのSiO2膜のエツチング速度
より約20倍大きいため、同図ｅに示すように、
SiO2膜６がフイールド領域の凹部と素子形成領
域とに完全に分離され、凹部周辺部にＶ字形の溝
７が形成される。その後例えば硫酸と過酸化水素
水の混液によりウエハを処理すると、エツチング
マスクとして用いたAl膜３及びレジスト膜４が
除去され、これによりさらにその上のSiO2膜６
がリフトオフされ、結局同図ｆに示すように凹部
にSiO2膜６が埋ゆ込まれた形となる。次に同図
ｇに示すように、第２の絶縁膜として、例えば
CVDSiO2膜８を例えば1.0μm均一に堆積してＶ
字形溝７を完全に埋め込み、その上にさらに流動
性物質膜として例えばレジスト膜９を塗布して表
面を平坦化する。そして全面を例えば反応性イオ
ンエツチングでエツチングしていく。ここで、反
応性イオンエツチングの条件とレジスト膜９の熱
処理時間を適当に選ぶことにより、レジスト膜９
とSiO2膜８のエツチング速度をほぼ同程度に選
ぶ事ができる。このような条件で反応性イオンエ
ツチングを行い、レジスト膜９を完全にエツチン
グし、さらに素子形成領域上の半導体基板が露出
するまでSiO2膜８をエツチングすると、同図ｈ
に示すようにフイールド部に完全にSiO2膜６，
８が平坦な構造で埋め込まれる。この後は図示し
ないが、通常の素子形成工程により例えばMOS
型半導体装置を形成する。
５〜50ΩcmのＰ型シリコン基板１を用意し、この
表面に300Å程度の熱酸化膜２及び0.5μm程度の
Al膜３を順次形成する。次に同図ｂに示すよう
に、通常の写真蝕刻工程により素子形成領域上を
レジスト膜４でおおう。同図ｃに示すように、レ
ジスト膜４をマスクにしてフイールド領域上の
Al膜３及び熱酸化膜２を順次例えば反応性イオ
ンエツチング技術を用いてエツチングし、さらに
レジスト膜４及びAl膜３をマスクにして、例え
ばDF4ガスを用いた反応性イオンエツチングによ
りフイールド領域を約0.8μmエツチングして凹部
を形成し、さらにレジスト膜４、及びAl膜３を
マスクにしてフイールド領域のシリコン基板中に
イオン注入を行つて反転防止層５を形成する。次
に同図ｄに示すように、表面全面に第１の絶縁膜
として例えばプラズマCVD法によりシリコン酸
化膜（SiO2膜）６を約1.2μm堆積する。その後、
例えば弗化アンモニウム液でSiO2膜６を全面エ
ツチングすると、段差部側面のSiO2膜のエツチ
ング速度は平坦部でのSiO2膜のエツチング速度
より約20倍大きいため、同図ｅに示すように、
SiO2膜６がフイールド領域の凹部と素子形成領
域とに完全に分離され、凹部周辺部にＶ字形の溝
７が形成される。その後例えば硫酸と過酸化水素
水の混液によりウエハを処理すると、エツチング
マスクとして用いたAl膜３及びレジスト膜４が
除去され、これによりさらにその上のSiO2膜６
がリフトオフされ、結局同図ｆに示すように凹部
にSiO2膜６が埋ゆ込まれた形となる。次に同図
ｇに示すように、第２の絶縁膜として、例えば
CVDSiO2膜８を例えば1.0μm均一に堆積してＶ
字形溝７を完全に埋め込み、その上にさらに流動
性物質膜として例えばレジスト膜９を塗布して表
面を平坦化する。そして全面を例えば反応性イオ
ンエツチングでエツチングしていく。ここで、反
応性イオンエツチングの条件とレジスト膜９の熱
処理時間を適当に選ぶことにより、レジスト膜９
とSiO2膜８のエツチング速度をほぼ同程度に選
ぶ事ができる。このような条件で反応性イオンエ
ツチングを行い、レジスト膜９を完全にエツチン
グし、さらに素子形成領域上の半導体基板が露出
するまでSiO2膜８をエツチングすると、同図ｈ
に示すようにフイールド部に完全にSiO2膜６，
８が平坦な構造で埋め込まれる。この後は図示し
ないが、通常の素子形成工程により例えばMOS
型半導体装置を形成する。
しかしながら、このような従来の方法では、リ
フトオフ加工を行うためにAl膜及びレジスト膜
を残したまま第１の絶縁膜を堆積する必要があ
り、従つてこの第１の絶縁膜を堆積する前にウエ
ハの前処理が出来ない。通常、硫酸と過酸化水素
水の混液、塩酸と過酸化水素水と水の混液または
希フツ酸等を用いて前処理を行うが、このような
前処理を行うとAl膜やレジスト膜が除去されて
しまうからである。また、Al膜及びレジスト膜
からのシリコン基板及び第１の絶縁膜への汚染を
生じ、素子特性を劣化させ製品の歩留りを著しく
低下させるなど重大な問題があつた。
フトオフ加工を行うためにAl膜及びレジスト膜
を残したまま第１の絶縁膜を堆積する必要があ
り、従つてこの第１の絶縁膜を堆積する前にウエ
ハの前処理が出来ない。通常、硫酸と過酸化水素
水の混液、塩酸と過酸化水素水と水の混液または
希フツ酸等を用いて前処理を行うが、このような
前処理を行うとAl膜やレジスト膜が除去されて
しまうからである。また、Al膜及びレジスト膜
からのシリコン基板及び第１の絶縁膜への汚染を
生じ、素子特性を劣化させ製品の歩留りを著しく
低下させるなど重大な問題があつた。
本発明は上記素子間分離法の欠点に鑑みなされ
たもので、一回の写真食刻工程により素子間分離
を行ない、低温プロセスでフイールド領域に平坦
絶縁膜を埋め込む方法であつて、かつ素子特性を
汚染などにより劣化させることなく、微細素子の
高密度集積化を可能とした半導体装置の製造方法
を提供するものである。
たもので、一回の写真食刻工程により素子間分離
を行ない、低温プロセスでフイールド領域に平坦
絶縁膜を埋め込む方法であつて、かつ素子特性を
汚染などにより劣化させることなく、微細素子の
高密度集積化を可能とした半導体装置の製造方法
を提供するものである。
本発明においてはまず、半導体基板の素子形成
領域がエツチング・ストツパ膜により覆われた状
態でフイールド領域に凹部を形成し、Al膜やレ
ジスト膜を残すことなく第１の絶縁膜を全面に堆
積する。そしてこの第１の絶縁膜の段差部をエツ
チング除去し、前記凹部の周辺にＶ字形の溝を形
成する。その後表面全面に溝を埋めて表面が平坦
になるように流動性物質膜を堆積し、この流動性
物質膜及び前記第１の絶縁膜の少なくとも一部を
エツチングして素子形成領域上の第１の絶縁膜を
除去する。これにより、リフトオフ加工によらず
凹部にのみ第１の絶縁膜が埋め込まれた状態が得
られる。その、前記後流動性物質膜を除去した
後、溝を埋めるように表面全面に第２の絶縁膜を
堆積して表面を平坦化し、この第２の絶縁膜をエ
ツチングして平坦構造でフイールド絶縁膜が埋め
込まれた状態で素子形成領域のエツチング・スト
ツパ膜を露出させ、このエツチング・ストツパ膜
を除去して基板表面を露出させる。その後、通常
良く用いられている方法に従い素子形成領域上に
所望の素子を形成するものである。
領域がエツチング・ストツパ膜により覆われた状
態でフイールド領域に凹部を形成し、Al膜やレ
ジスト膜を残すことなく第１の絶縁膜を全面に堆
積する。そしてこの第１の絶縁膜の段差部をエツ
チング除去し、前記凹部の周辺にＶ字形の溝を形
成する。その後表面全面に溝を埋めて表面が平坦
になるように流動性物質膜を堆積し、この流動性
物質膜及び前記第１の絶縁膜の少なくとも一部を
エツチングして素子形成領域上の第１の絶縁膜を
除去する。これにより、リフトオフ加工によらず
凹部にのみ第１の絶縁膜が埋め込まれた状態が得
られる。その、前記後流動性物質膜を除去した
後、溝を埋めるように表面全面に第２の絶縁膜を
堆積して表面を平坦化し、この第２の絶縁膜をエ
ツチングして平坦構造でフイールド絶縁膜が埋め
込まれた状態で素子形成領域のエツチング・スト
ツパ膜を露出させ、このエツチング・ストツパ膜
を除去して基板表面を露出させる。その後、通常
良く用いられている方法に従い素子形成領域上に
所望の素子を形成するものである。
本発明の方法によれば、第１の絶縁膜を堆積す
る前に、Al膜及びレジスト膜が残置されている
ため十分な前処理が出来ないという問題が解決さ
れ、第１の絶縁膜を堆積する前に十分な前処理を
行なうことが可能となり、素子特性の劣化を防ぐ
ことができた。また本発明の方法によれば、凹部
のみに第１の絶縁膜を埋め込むのにAl膜及びレ
ジスト膜を使用しないので、これらの材料に起因
する汚染がなくなり、これにより素子特性の低下
はほとんどみられなくなり製品の歩留りが著しく
向上した。また素子形成領域が絶縁膜埋込みが終
了するまでエツチング・ストツパ膜によつて覆わ
れていて、埋込み終了後にエツチング・ストツパ
膜が除去される。したがつてこのエツチング・ス
トツパ膜の膜厚によつて、フイールド絶縁膜表面
位置より確実に素子形成領域の基板面が低い状態
が得られる。換言すれば、素子形成領域のエツジ
部側面が露出するという事態が確実に防止され、
エツジ部が露出することによる電界集中等による
素子特性低下が防止される。
る前に、Al膜及びレジスト膜が残置されている
ため十分な前処理が出来ないという問題が解決さ
れ、第１の絶縁膜を堆積する前に十分な前処理を
行なうことが可能となり、素子特性の劣化を防ぐ
ことができた。また本発明の方法によれば、凹部
のみに第１の絶縁膜を埋め込むのにAl膜及びレ
ジスト膜を使用しないので、これらの材料に起因
する汚染がなくなり、これにより素子特性の低下
はほとんどみられなくなり製品の歩留りが著しく
向上した。また素子形成領域が絶縁膜埋込みが終
了するまでエツチング・ストツパ膜によつて覆わ
れていて、埋込み終了後にエツチング・ストツパ
膜が除去される。したがつてこのエツチング・ス
トツパ膜の膜厚によつて、フイールド絶縁膜表面
位置より確実に素子形成領域の基板面が低い状態
が得られる。換言すれば、素子形成領域のエツジ
部側面が露出するという事態が確実に防止され、
エツジ部が露出することによる電界集中等による
素子特性低下が防止される。
以下本発明をMOS型半導体装置に適用した実
施例につき図面を参照して説明する。具体的な実
施例の説明に先立つて、第２図を参照して本発明
の基本プロセスを説明する。
施例につき図面を参照して説明する。具体的な実
施例の説明に先立つて、第２図を参照して本発明
の基本プロセスを説明する。
第２図ａに示すように、面方位（100）、比抵抗
５〜50ΩcmのＰ型シリコン基板１１を用意し、こ
の表面に300Å程度の熱酸化膜１２を形成する。
次に同図ｂに示すように、通常の写真蝕刻工程に
より素子形成領域上をレジスト膜１３でおおう。
次に同図ｃに示すように、レジスト膜１３をマス
クにして、フイールド領域上の熱酸化膜１２を例
えば反応性イオンエツチング技術を用いてエツチ
ングし、さらにレジスト膜１３及び熱酸化膜１２
をマスクにして、例えばCF4ガスを用いた反応性
イオンエツチングによりフイールド部を約0.8μm
エツチングして凹部を形成する。次に同図ｄに示
すように、レジスト膜１３及び熱酸化膜１２をマ
スクにしてフイールド部シリコン基板中にフイー
ルドイオン注入を行つて反転防止層１４を形成す
る。次にレジスト膜１３を除去した後、同図ｅに
示すように、表面全面に第１の絶縁膜として例え
ばプラズマCVD法によりシリコン酸化膜（SiO2
膜）１５を約1.2μm堆積する。この膜の堆積前に
は、シリコン基板表面全面を十分に清浄する。
SiO2膜１５を堆積後、例えば弗化アンモニウム
等の緩衝弗酸液でSiO2膜１５を全面エツチング
すると、段差部側面のSiO2膜のエツチング速度
は平坦部でのSiO2膜のエツチング速度より約20
倍大きいため、同図ｆに示すようにSiO2膜１５
がフイールド領域の凹部と素子形成領域とに完全
に分離され、凹部周辺にＶ字型の溝１６が形成さ
れる。次に同図ｇに示すように、溝を埋めて、表
面がほぼ平坦になるように全面に流動性物質膜と
して、例えばレジスト膜１７を塗布する。ここ
で、レジスト膜１７を塗布した場合、凸部の
SiO2膜１５上ではレジスト膜１７は薄く、凹部
のSiO2膜１５上ではレジスト膜１７は厚く塗布
されており表面はほぼ平坦となつている。次に同
図ｈに示すように、全面を例えば反応性イオンエ
ツチングでエツチングしていく。ここで、反応性
イオンエツチングの条件と、レジスト膜１７の熱
処理時間を適当に選ぶことにより、レジスト膜１
７とSiO2膜１５のエツチング速度をほぼ同程度
に選ぶことができる。このような条件で反応性イ
オンエツチングを行い、レジスト塗布膜厚のほぼ
半分程度エツチングした所でエツチングを止め
る。このエツチングでは、多少のオーバーエツチ
ング、あるいはアンダーエツチングがあつてもよ
い。要は、凸部のSiO2膜１５が露出しており、
凹部のSiO2膜１５がレジスト膜１７で覆われて
いる状態であれば良い。次に同図ｉに示すよう
に、例えば弗化アンモニウム液で全面エツチング
すると露出した凸部のSiO2膜１５及び熱酸化膜
１２が除去され、この後レジスト膜１７を除去す
ると、凹部にSiO2膜１５が埋め込まれた形とな
る。次に同図ｊに示すように、第２の絶縁膜とし
て、CVD法またはスパツタ法によるSiO2膜１８
を例えば1.0μm均一に堆積してＶ字溝１６を完全
に埋め込み、その上にさらに流動性物質膜として
例えばレジスト膜１９を塗布して表面を平坦化す
る。そして、全面を例えば反応性イオンエツチン
グでエツチングしていく。ここでも、反応性イオ
ンエツチングの条件と、レジスト膜１９の熱処理
時間を適当に選ぶ事により、レジスト膜１９と
SiO2膜１８のエツチング速度をほぼ同程度に選
ぶ事ができる。このような条件で反応性イオンエ
ツチングを行い、レジスト膜１９を完全にエツチ
ングし、さらに素子形成領域上の半導体基板が露
出するまでSiO2膜１８をエツチングすると、同
図ｋに示すようにフイールド部に完全にSiO2膜
１５，１８が平坦な構造で埋め込まれる。この後
は図示しないが、通常の素子形成工程により
MOS型半導体装置を形成する。
５〜50ΩcmのＰ型シリコン基板１１を用意し、こ
の表面に300Å程度の熱酸化膜１２を形成する。
次に同図ｂに示すように、通常の写真蝕刻工程に
より素子形成領域上をレジスト膜１３でおおう。
次に同図ｃに示すように、レジスト膜１３をマス
クにして、フイールド領域上の熱酸化膜１２を例
えば反応性イオンエツチング技術を用いてエツチ
ングし、さらにレジスト膜１３及び熱酸化膜１２
をマスクにして、例えばCF4ガスを用いた反応性
イオンエツチングによりフイールド部を約0.8μm
エツチングして凹部を形成する。次に同図ｄに示
すように、レジスト膜１３及び熱酸化膜１２をマ
スクにしてフイールド部シリコン基板中にフイー
ルドイオン注入を行つて反転防止層１４を形成す
る。次にレジスト膜１３を除去した後、同図ｅに
示すように、表面全面に第１の絶縁膜として例え
ばプラズマCVD法によりシリコン酸化膜（SiO2
膜）１５を約1.2μm堆積する。この膜の堆積前に
は、シリコン基板表面全面を十分に清浄する。
SiO2膜１５を堆積後、例えば弗化アンモニウム
等の緩衝弗酸液でSiO2膜１５を全面エツチング
すると、段差部側面のSiO2膜のエツチング速度
は平坦部でのSiO2膜のエツチング速度より約20
倍大きいため、同図ｆに示すようにSiO2膜１５
がフイールド領域の凹部と素子形成領域とに完全
に分離され、凹部周辺にＶ字型の溝１６が形成さ
れる。次に同図ｇに示すように、溝を埋めて、表
面がほぼ平坦になるように全面に流動性物質膜と
して、例えばレジスト膜１７を塗布する。ここ
で、レジスト膜１７を塗布した場合、凸部の
SiO2膜１５上ではレジスト膜１７は薄く、凹部
のSiO2膜１５上ではレジスト膜１７は厚く塗布
されており表面はほぼ平坦となつている。次に同
図ｈに示すように、全面を例えば反応性イオンエ
ツチングでエツチングしていく。ここで、反応性
イオンエツチングの条件と、レジスト膜１７の熱
処理時間を適当に選ぶことにより、レジスト膜１
７とSiO2膜１５のエツチング速度をほぼ同程度
に選ぶことができる。このような条件で反応性イ
オンエツチングを行い、レジスト塗布膜厚のほぼ
半分程度エツチングした所でエツチングを止め
る。このエツチングでは、多少のオーバーエツチ
ング、あるいはアンダーエツチングがあつてもよ
い。要は、凸部のSiO2膜１５が露出しており、
凹部のSiO2膜１５がレジスト膜１７で覆われて
いる状態であれば良い。次に同図ｉに示すよう
に、例えば弗化アンモニウム液で全面エツチング
すると露出した凸部のSiO2膜１５及び熱酸化膜
１２が除去され、この後レジスト膜１７を除去す
ると、凹部にSiO2膜１５が埋め込まれた形とな
る。次に同図ｊに示すように、第２の絶縁膜とし
て、CVD法またはスパツタ法によるSiO2膜１８
を例えば1.0μm均一に堆積してＶ字溝１６を完全
に埋め込み、その上にさらに流動性物質膜として
例えばレジスト膜１９を塗布して表面を平坦化す
る。そして、全面を例えば反応性イオンエツチン
グでエツチングしていく。ここでも、反応性イオ
ンエツチングの条件と、レジスト膜１９の熱処理
時間を適当に選ぶ事により、レジスト膜１９と
SiO2膜１８のエツチング速度をほぼ同程度に選
ぶ事ができる。このような条件で反応性イオンエ
ツチングを行い、レジスト膜１９を完全にエツチ
ングし、さらに素子形成領域上の半導体基板が露
出するまでSiO2膜１８をエツチングすると、同
図ｋに示すようにフイールド部に完全にSiO2膜
１５，１８が平坦な構造で埋め込まれる。この後
は図示しないが、通常の素子形成工程により
MOS型半導体装置を形成する。
この基本プロセスによれば、第１の絶縁膜を堆
積する前にウエハ前処理を十分に行なうことが出
来、素子特性の劣化を防ぐことができた。しかも
この実施例によれば、凹部のみに第１の絶縁膜を
埋め込むのにAl膜及びレジスト膜を使用しない
ので、それらによる汚染がなくなりこれにより素
子特性は安定し、製品の歩留りが著しく向上し
た。
積する前にウエハ前処理を十分に行なうことが出
来、素子特性の劣化を防ぐことができた。しかも
この実施例によれば、凹部のみに第１の絶縁膜を
埋め込むのにAl膜及びレジスト膜を使用しない
ので、それらによる汚染がなくなりこれにより素
子特性は安定し、製品の歩留りが著しく向上し
た。
ただし以上の基本プロセスのみでは、絶縁膜埋
込みの際のエツチング停止制御が容易ではなく、
オーバーエツチングによつて素子形成領域のエツ
ジ側面が露出する事態が生じる可能性がある。こ
れは、電界集中等による素子特性低下の原因にな
る。
込みの際のエツチング停止制御が容易ではなく、
オーバーエツチングによつて素子形成領域のエツ
ジ側面が露出する事態が生じる可能性がある。こ
れは、電界集中等による素子特性低下の原因にな
る。
この点を解決したのが、次の第３図に示す実施
例である。
例である。
第３図ａに示すように比抵抗５〜50ΩcmのＰ型
シリコン基板２１を用意し、その表面に例えば
300Å程度の熱酸化膜２２を介して1000Å程度の
エツチング・ストツパ膜としてのシリコン窒化膜
２３を形成する。次に同図ｂに示すように通常の
写真蝕刻工程により素子形成領域上にレジスト膜
２４を形成し、これをマスクにして、例えば反応
性イオンエツチング技術を用して、同図ｃに示す
ようにシリコン窒化膜２３、熱酸化膜２２、及び
半導体基板２１の一部をエツチングして凹部を形
成する。さらに同図ｄに示すようにフイールド領
域にフイールドイオン注入を行い、反転防止層２
５を形成する。次にレジスト膜２４を除去後、前
処理（例えば硫酸と過酸化水素水の混液によるウ
エハの処理及び塩酸と過酸化水素水と水の混液に
よるウエハの処理及び希フツ酸によるウエハの処
理）を十分に行ない、ウエハを清浄化して、同図
ｅに示すように第１の絶縁膜として例えばプラズ
マCVD法によりSiO2膜２６を凹部段差より厚く
半導体基板表面全面に堆積する。その後例えば弗
化アンモニウム液でSiO2膜２６をエツチングす
る。このとき、前述のように段差部側面での
SiO2膜２６のエツチング速度は平坦部でのエツ
チング速度より約20倍はやいため、同図ｆに示す
ようにSiO2膜がフイールド領域の凹部と素子形
成領域とに完全に分離され、凹部周辺にＶ字溝２
７が形成される。その後、実施例１と同様、同図
ｇのようにレジスト膜２８を堆積し素子形成領域
上に残置されたSiO2膜２６が露出するまで例え
ば反応性イオンエツチングでエツチングを行な
い、同図ｈのようにSiO2膜２６を露出させる。
その後、例えば弗化アンモニウム液でSiO2膜２
６をエツチングする。このとき、凹部のSiO2膜
２６はレジスト膜２８で覆われているのでエツチ
ング除去されない。この弗化アンモニウム液での
SiO2膜２６のエツチングは、シリコン窒化膜２
３の表面で止まる。この後レジスト膜２８を除去
すると、同図ｉに示すようになる。その後、同図
ｊに示すように、CVDによるSiO2膜２９、更に
レジスト膜３０を堆積し、これらを均一にエツチ
ングして同図ｋに示すように素子形成領域のシリ
コン窒化膜２３の表面を露出させる。次に、例え
ばSiO2膜２６，２９に対して、シリコン窒化膜
２３のエツチング比が十分大きくとれる例えば
CF4ガスを含むプラズマエツチング法によりエツ
チングすると、同図ｌに示すようにシリコン窒化
膜２３のみを除去できる。次に同図ｍに示すよう
に例えば弗化アンモニウム液によりSiO2膜２６，
２９及び熱酸化膜２２を均一エツチングして素子
形成領域の基板表面を露出させる。
シリコン基板２１を用意し、その表面に例えば
300Å程度の熱酸化膜２２を介して1000Å程度の
エツチング・ストツパ膜としてのシリコン窒化膜
２３を形成する。次に同図ｂに示すように通常の
写真蝕刻工程により素子形成領域上にレジスト膜
２４を形成し、これをマスクにして、例えば反応
性イオンエツチング技術を用して、同図ｃに示す
ようにシリコン窒化膜２３、熱酸化膜２２、及び
半導体基板２１の一部をエツチングして凹部を形
成する。さらに同図ｄに示すようにフイールド領
域にフイールドイオン注入を行い、反転防止層２
５を形成する。次にレジスト膜２４を除去後、前
処理（例えば硫酸と過酸化水素水の混液によるウ
エハの処理及び塩酸と過酸化水素水と水の混液に
よるウエハの処理及び希フツ酸によるウエハの処
理）を十分に行ない、ウエハを清浄化して、同図
ｅに示すように第１の絶縁膜として例えばプラズ
マCVD法によりSiO2膜２６を凹部段差より厚く
半導体基板表面全面に堆積する。その後例えば弗
化アンモニウム液でSiO2膜２６をエツチングす
る。このとき、前述のように段差部側面での
SiO2膜２６のエツチング速度は平坦部でのエツ
チング速度より約20倍はやいため、同図ｆに示す
ようにSiO2膜がフイールド領域の凹部と素子形
成領域とに完全に分離され、凹部周辺にＶ字溝２
７が形成される。その後、実施例１と同様、同図
ｇのようにレジスト膜２８を堆積し素子形成領域
上に残置されたSiO2膜２６が露出するまで例え
ば反応性イオンエツチングでエツチングを行な
い、同図ｈのようにSiO2膜２６を露出させる。
その後、例えば弗化アンモニウム液でSiO2膜２
６をエツチングする。このとき、凹部のSiO2膜
２６はレジスト膜２８で覆われているのでエツチ
ング除去されない。この弗化アンモニウム液での
SiO2膜２６のエツチングは、シリコン窒化膜２
３の表面で止まる。この後レジスト膜２８を除去
すると、同図ｉに示すようになる。その後、同図
ｊに示すように、CVDによるSiO2膜２９、更に
レジスト膜３０を堆積し、これらを均一にエツチ
ングして同図ｋに示すように素子形成領域のシリ
コン窒化膜２３の表面を露出させる。次に、例え
ばSiO2膜２６，２９に対して、シリコン窒化膜
２３のエツチング比が十分大きくとれる例えば
CF4ガスを含むプラズマエツチング法によりエツ
チングすると、同図ｌに示すようにシリコン窒化
膜２３のみを除去できる。次に同図ｍに示すよう
に例えば弗化アンモニウム液によりSiO2膜２６，
２９及び熱酸化膜２２を均一エツチングして素子
形成領域の基板表面を露出させる。
本実施例によれば、シリコン窒化膜２３を設け
たことにより素子形成領域よりもフイールド領域
のSiO2膜を厚く形成出来、素子形成領域のシリ
コン基板のエツヂが露出することによる素子特性
の劣化を防ぐことが出来、製品の歩留りが著しく
向上した。
たことにより素子形成領域よりもフイールド領域
のSiO2膜を厚く形成出来、素子形成領域のシリ
コン基板のエツヂが露出することによる素子特性
の劣化を防ぐことが出来、製品の歩留りが著しく
向上した。
なお以上の実施例において、最初に凹部に埋め
込む第１の絶縁膜としてCVD法によるSiO2膜を
用いたのは、SiO2膜をエツチングする場合、段
差部でのエツチング速度が平坦部でのエツチング
速度に比べて十分大きい事を利用するためで、こ
のような性質はプラズマSiO2に限らずスパツタ
法によつて形成したSiO2膜更に同様の方法によ
るSi3N4膜やPSG膜においてもみられ、このよう
な膜が本発明方法において第１の絶縁膜として使
用できる事は当然である。またこの発明はMOS
型半導体装置に限らず、バイポーラ型半導体装置
での素子間分離にも適用できる事はもちろんであ
る。
込む第１の絶縁膜としてCVD法によるSiO2膜を
用いたのは、SiO2膜をエツチングする場合、段
差部でのエツチング速度が平坦部でのエツチング
速度に比べて十分大きい事を利用するためで、こ
のような性質はプラズマSiO2に限らずスパツタ
法によつて形成したSiO2膜更に同様の方法によ
るSi3N4膜やPSG膜においてもみられ、このよう
な膜が本発明方法において第１の絶縁膜として使
用できる事は当然である。またこの発明はMOS
型半導体装置に限らず、バイポーラ型半導体装置
での素子間分離にも適用できる事はもちろんであ
る。
第１図ａ〜ｈは、従来の半導体装置の製造工程
を説明するための断面図、第２図ａ〜ｋ及び第３
図ａ〜ｍは、それぞれこの発明の実施例の製造工
程を示す断面図である。 １１，２１……シリコン基板、１２，２２……
熱酸化膜、１３，２４……レジスト膜、１４，２
５……反転防止層、１５，２６……プラズマ
CVDSiO2膜（第１の絶縁膜）、１６，２７……Ｖ
字溝、１７，２８……レジスト膜、１８，２９…
…CVDSiO2膜（第２の絶縁膜）、１９，３０……
レジスト膜（第２の絶縁膜）、２３……シリコン
窒化膜。
を説明するための断面図、第２図ａ〜ｋ及び第３
図ａ〜ｍは、それぞれこの発明の実施例の製造工
程を示す断面図である。 １１，２１……シリコン基板、１２，２２……
熱酸化膜、１３，２４……レジスト膜、１４，２
５……反転防止層、１５，２６……プラズマ
CVDSiO2膜（第１の絶縁膜）、１６，２７……Ｖ
字溝、１７，２８……レジスト膜、１８，２９…
…CVDSiO2膜（第２の絶縁膜）、１９，３０……
レジスト膜（第２の絶縁膜）、２３……シリコン
窒化膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の素子形成領域がエツチング・ス
トツパ膜で覆われた状態でフイールド領域に凹部
を形成する工程と、この凹部が形成された基板全
面に段差部でのエツチング速度が平坦部でのそれ
より大きい第１の絶縁膜を堆積する工程と、この
第１の絶縁膜の段差部をエツチング除去すること
により前記凹部の周辺に溝を形成する工程と、こ
の溝を埋めて表面が平坦になるように全面に流動
性物質膜を堆積する工程と、この流動性物質膜及
び前記第１の絶縁膜の少なくとも一部をエツチン
グして素子形成領域上の第１の絶縁膜を露出させ
る工程と、前記流動性物質膜をマスクとして素子
形成領域上の前記第１の絶縁膜をエツチング除去
する工程と、前記流動性物質膜を除去し、前記溝
を埋めるように全面に第２の絶縁膜を堆積する工
程と、この第２の絶縁膜を表面が平坦になるよう
にエツチングして素子形成領域の前記エツチン
グ・ストツパ膜を露出させる工程と、露出したエ
ツチング・ストツパ膜を除去して、露出した基板
面に所望の素子を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 ２ 前記第１の絶縁膜はプラズマCVD法または
スパツタ法によるSiO2膜、Si3N4膜またはPSG膜
であり、その段差部をエツチングする方法は緩衝
弗酸液によるエツチング法である特許請求の範囲
第１項記載の半導体装置の製造方法。 ３ 前記第２の絶縁膜は、CVD法またはスパツ
タ法によるSiO2膜とその上に表面が平坦になる
ように形成された流動性物質膜からなり、この第
２の絶縁膜をエツチングする方法は、上記SiO2
膜と流動性物質膜に対してエツチング速度が等し
い反応性イオンエツチング法である特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138684A JPS5928358A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138684A JPS5928358A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5928358A JPS5928358A (ja) | 1984-02-15 |
| JPH0427703B2 true JPH0427703B2 (ja) | 1992-05-12 |
Family
ID=15227684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138684A Granted JPS5928358A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928358A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984548A (ja) * | 1982-11-08 | 1984-05-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH0738383B2 (ja) * | 1984-10-29 | 1995-04-26 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPS6224627A (ja) * | 1985-07-25 | 1987-02-02 | Sony Corp | ドライエツチング方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363871A (en) * | 1976-11-18 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5791537A (en) * | 1980-11-29 | 1982-06-07 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-08-10 JP JP57138684A patent/JPS5928358A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5928358A (ja) | 1984-02-15 |
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