JPS5958557A - マイクロ制御によるメモリ・デ−タ・エラ−の自動修正方式 - Google Patents
マイクロ制御によるメモリ・デ−タ・エラ−の自動修正方式Info
- Publication number
- JPS5958557A JPS5958557A JP57169413A JP16941382A JPS5958557A JP S5958557 A JPS5958557 A JP S5958557A JP 57169413 A JP57169413 A JP 57169413A JP 16941382 A JP16941382 A JP 16941382A JP S5958557 A JPS5958557 A JP S5958557A
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- JP
- Japan
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- data
- memory
- host computer
- parity error
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリ・データ領域をリードした時、パリテ
ィ・エラー全検出すると、マイクロ制御によりホスト側
にデータの再送を要求し、ホスト側から送られてきた新
たな同一データをメモリ・データ領域に書込むようにし
たマイクロ制御によるメモリ・データ・エラーの自動修
正方式に関するものである。
ィ・エラー全検出すると、マイクロ制御によりホスト側
にデータの再送を要求し、ホスト側から送られてきた新
たな同一データをメモリ・データ領域に書込むようにし
たマイクロ制御によるメモリ・データ・エラーの自動修
正方式に関するものである。
Ｃ８（制御記憶）やＣＧ（キャラクタ・ジエネレータ）
をメモリに有するようなプリンタ装置においては１プリ
ンタ装置の電源が投入されると、ホス）ＣＰＵによって
ｃｓやＣＧに制御プログラムや文字パターンがセット・
アップされる。その後、ホス）ＣＰＵからプリンタ装置
に印字データが送られると、その制御プログラムの制御
下で印字データが処理され、ＣＧから文字パターンが読
出されて印字出力される。しかし、このようなｃｓやＣ
Ｇｅリードした時にパリティ・エラーのような障害が発
生すると、プリンタ装置は、正しい制御、印刷が行われ
な（なる。従来は、パリティ・エラーが発生した場合、
ハードウェアのＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ
ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ ）機能により、デー
タの修正、回復が試みられている。
をメモリに有するようなプリンタ装置においては１プリ
ンタ装置の電源が投入されると、ホス）ＣＰＵによって
ｃｓやＣＧに制御プログラムや文字パターンがセット・
アップされる。その後、ホス）ＣＰＵからプリンタ装置
に印字データが送られると、その制御プログラムの制御
下で印字データが処理され、ＣＧから文字パターンが読
出されて印字出力される。しかし、このようなｃｓやＣ
Ｇｅリードした時にパリティ・エラーのような障害が発
生すると、プリンタ装置は、正しい制御、印刷が行われ
な（なる。従来は、パリティ・エラーが発生した場合、
ハードウェアのＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ
ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ ）機能により、デー
タの修正、回復が試みられている。
本発明は、上記の考察に基づくものであって、メモリ・
リード時にパリティ・エラーが発生した場合のデータの
修正、回復を、特にＥＣＣ機能のようなハードウェアを
設けることなくメモリ・データのエラーを修正すること
ができるマイクロ制御によるメモリ・データ・エラーの
自動修正方式を提供することを目的とするものでおる。
リード時にパリティ・エラーが発生した場合のデータの
修正、回復を、特にＥＣＣ機能のようなハードウェアを
設けることなくメモリ・データのエラーを修正すること
ができるマイクロ制御によるメモリ・データ・エラーの
自動修正方式を提供することを目的とするものでおる。
そのために本発明のマイクロ制御によるメモリ・データ
・エラーの自動修正方式は、ポスト計算機とのインター
フェイス制御を行うインターフェイス制御部、ホスト計
算機から送られてくるデータを格納するバッファ、電源
投入時にホスト計算機からデータが初期格納される制御
記憶とキャラクタ・ジェネレータを含むメモリ、上記バ
ッファに格納された文字コードに対応する文字パターン
が上記キャラクタ・ジェネレータから読出されて展開さ
れるイメージ・メモリ、及び上記制御記憶に格納された
制御プログラムに従って全体を制御してホスト計算機か
ら送られてくるデータを処理するプロセッサを備えたデ
ータ処理装置において、上記プロセッサは、上記メモリ
のデータを読出１際、ハリティ・エラーが発生した場合
には、当該パリティ・エラーが発生したデータについて
ホスト計算機に対して再送の要求を発行し、該要求に基
づきデータが再送されてきたときには該再送されてきた
データを用いて処理を実行し、しかる後、上記再送され
てきたデータを上記メモリに格納する処理を行うように
構成されたことを特徴とするものである。
・エラーの自動修正方式は、ポスト計算機とのインター
フェイス制御を行うインターフェイス制御部、ホスト計
算機から送られてくるデータを格納するバッファ、電源
投入時にホスト計算機からデータが初期格納される制御
記憶とキャラクタ・ジェネレータを含むメモリ、上記バ
ッファに格納された文字コードに対応する文字パターン
が上記キャラクタ・ジェネレータから読出されて展開さ
れるイメージ・メモリ、及び上記制御記憶に格納された
制御プログラムに従って全体を制御してホスト計算機か
ら送られてくるデータを処理するプロセッサを備えたデ
ータ処理装置において、上記プロセッサは、上記メモリ
のデータを読出１際、ハリティ・エラーが発生した場合
には、当該パリティ・エラーが発生したデータについて
ホスト計算機に対して再送の要求を発行し、該要求に基
づきデータが再送されてきたときには該再送されてきた
データを用いて処理を実行し、しかる後、上記再送され
てきたデータを上記メモリに格納する処理を行うように
構成されたことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の１実施例を示すブロック図である。第
１図において、１はホス）ＣＰＵ、２はドキュメント・
プリンタ・ステーション、３はファイル、４はＷ Ｓ
Ｃ（Ｗｏｒｋ ５ｔａｔｉｏｎ Ｃｈａｎｎｅｌ）、５
はシリアル・インターフェイス・コントローラ、６はバ
ッファ、７はメモリ、８はイメージ・メモリ、９はプロ
セッサ、１０はプリンタ・コントローラを示す。
１図において、１はホス）ＣＰＵ、２はドキュメント・
プリンタ・ステーション、３はファイル、４はＷ Ｓ
Ｃ（Ｗｏｒｋ ５ｔａｔｉｏｎ Ｃｈａｎｎｅｌ）、５
はシリアル・インターフェイス・コントローラ、６はバ
ッファ、７はメモリ、８はイメージ・メモリ、９はプロ
セッサ、１０はプリンタ・コントローラを示す。
第１図において、ホストＣＰＵ１とドキュメント・プリ
ンタ・ステーション２とは、夫々のＷＳｅ２とシリアル
・インターフェイス・コントローラ５との間をシリアル
・インターフェイスによって接続されている。ドキュメ
ント・プリンタ・ステーション２には、バッファ６、メ
モリ７、イメージ・メモリ８、プリンタ・コントローラ
１０、及びこれらを制御するプロセッサ９を備えている
。
ンタ・ステーション２とは、夫々のＷＳｅ２とシリアル
・インターフェイス・コントローラ５との間をシリアル
・インターフェイスによって接続されている。ドキュメ
ント・プリンタ・ステーション２には、バッファ６、メ
モリ７、イメージ・メモリ８、プリンタ・コントローラ
１０、及びこれらを制御するプロセッサ９を備えている
。
メモリ８には、Ｃ８（制御記憶）やＣＧ（キャラクタ・
ジェネレータ）が含まれ、ドキュメント・プリンタ・ス
テーションの制御プログラムやイメージ・メモリ８に展
開される各種文字パターンが格納されている。これらの
Ｃ８やＣＧの内容は、ドキュメント・プリンタ装置の電
源が投入されたとき、ホストＣＰＵＩによってセット・
アップされる。その後、各文字のデータをある用紙にプ
リン）−ｆるため、ホス）ＣＰＵＩから印字データが送
られてくると、ドキュメント・プリンタ・ステーション
２では、印字データはシリアル・インターフェイス・コ
ントローラ５を通してバッファ６にストアされる。そし
て、バッファ６にストアされた印字データの文学コード
（例えばＪＩＳコード）に従ってメモリ７のＣＧがアク
セスされ、文字コードに対応するドツト・イメージの文
字ノ（ターンがイメージ・メモリ８に展開される。プリ
ンタ・コントローラ１０は、このイメージ・メモリ８に
展開された文字パターンに従って印字機構を制御するも
のである。
ジェネレータ）が含まれ、ドキュメント・プリンタ・ス
テーションの制御プログラムやイメージ・メモリ８に展
開される各種文字パターンが格納されている。これらの
Ｃ８やＣＧの内容は、ドキュメント・プリンタ装置の電
源が投入されたとき、ホストＣＰＵＩによってセット・
アップされる。その後、各文字のデータをある用紙にプ
リン）−ｆるため、ホス）ＣＰＵＩから印字データが送
られてくると、ドキュメント・プリンタ・ステーション
２では、印字データはシリアル・インターフェイス・コ
ントローラ５を通してバッファ６にストアされる。そし
て、バッファ６にストアされた印字データの文学コード
（例えばＪＩＳコード）に従ってメモリ７のＣＧがアク
セスされ、文字コードに対応するドツト・イメージの文
字ノ（ターンがイメージ・メモリ８に展開される。プリ
ンタ・コントローラ１０は、このイメージ・メモリ８に
展開された文字パターンに従って印字機構を制御するも
のである。
本発明は、制御プログラムの制御下でプロセッサ９によ
ってホス）ＣＰＵＩから送られてきた印字データの処理
を行う際、メモリ７からリードしたデータにパリティ・
エラーが検出された場合にデータを修正し、データを保
証するものである。
ってホス）ＣＰＵＩから送られてきた印字データの処理
を行う際、メモリ７からリードしたデータにパリティ・
エラーが検出された場合にデータを修正し、データを保
証するものである。
Ｃ８やＣＧは、電源投入時にセット・アップされる際に
は、パリティがジェネレートされ、リードされる際には
、パリティ・チェックが行われていて、これらはハード
により実現されている。リードしたデータにパリティ・
エラーが検出されるとプロセッサ９に割込み奮起す。プ
ロセッサ９では、プログラムの処理状況からメモリ７の
Ｃ８，ＣＧのどちらをアクセスしているか、ＣＧであれ
ばどのＪＩＳコードでパリティ・エラーが起きたのかを
認識し、そのパリティ・エラーが起きたデータについて
ホス）ＣＰＵに対して再送を要求する。
は、パリティがジェネレートされ、リードされる際には
、パリティ・チェックが行われていて、これらはハード
により実現されている。リードしたデータにパリティ・
エラーが検出されるとプロセッサ９に割込み奮起す。プ
ロセッサ９では、プログラムの処理状況からメモリ７の
Ｃ８，ＣＧのどちらをアクセスしているか、ＣＧであれ
ばどのＪＩＳコードでパリティ・エラーが起きたのかを
認識し、そのパリティ・エラーが起きたデータについて
ホス）ＣＰＵに対して再送を要求する。
ホストＣＰＵＩでは、ＷＳＣ４がドキュメントプリンタ
・ステーション２からのデータの再送要求を９伺け、ホ
スＩ−ＣＰＵＩのＯ８（オペレーション・システム）と
は無関係に、ＷＳＣ４のファームウェアによって再送処
理が行われる。ドキュメント・プリンタ・ステーション
２では、ホストＣＰＵ １から送られてきた新たなデー
タを基に印字データの処理が行われ、その後メモリ７に
その新たなデータが書込まれる。
・ステーション２からのデータの再送要求を９伺け、ホ
スＩ−ＣＰＵＩのＯ８（オペレーション・システム）と
は無関係に、ＷＳＣ４のファームウェアによって再送処
理が行われる。ドキュメント・プリンタ・ステーション
２では、ホストＣＰＵ １から送られてきた新たなデー
タを基に印字データの処理が行われ、その後メモリ７に
その新たなデータが書込まれる。
パリティ・エラーが発生した場合の具体的な処理の流れ
を第１図に示す■ないし■を参照しつつ説明する。
を第１図に示す■ないし■を参照しつつ説明する。
■ プロセッサ１０から（Ａ）データのリード指令がメ
モリ７に対して発行される。
モリ７に対して発行される。
■ （Ａ）データについてノ（リテイ・エラーが検出さ
れる。
れる。
■、■ プロセッサ１０からシリアル・インターフェイ
ス・コントローラ５全通してホストＣＰＵ１にデータ要
求される。データ要求は、例えばＣＧの場合にはＪＩＳ
コードでされ、Ｃ８の場合にはホス）ＣＰＵＩのファイ
ル３に登録されているシリンダ・アドレスでされる。
ス・コントローラ５全通してホストＣＰＵ１にデータ要
求される。データ要求は、例えばＣＧの場合にはＪＩＳ
コードでされ、Ｃ８の場合にはホス）ＣＰＵＩのファイ
ル３に登録されているシリンダ・アドレスでされる。
■、■ ホス）ＣＰＵＩでは、（Ａ）データの索引が行
われる。この処理はＷＳＣ４のファームウェアで行われ
る０ ■ ホストＣＰＵ１のＷＳＣ４から（Ａ）データが送出
される。
われる。この処理はＷＳＣ４のファームウェアで行われ
る０ ■ ホストＣＰＵ１のＷＳＣ４から（Ａ）データが送出
される。
■ シリアル・インターフェイスを経由して送られてき
た（Ａ）データは、シリアル・インターフェイス・コン
トローラ５全通してノくノファ６に格納される。
た（Ａ）データは、シリアル・インターフェイス・コン
トローラ５全通してノくノファ６に格納される。
■ イメージ・メモリ８に印字データのイメージ展開が
行われた後、■においてノくツファ６に格納されていた
新たな（Ａ）データがメモリ７に書込まれる。これによ
りて、ノくリテイ・エラーの検出された（Ａ）データに
ついては、新たな同一データによってメモリ７の内容が
書替えられたことになる。
行われた後、■においてノくツファ６に格納されていた
新たな（Ａ）データがメモリ７に書込まれる。これによ
りて、ノくリテイ・エラーの検出された（Ａ）データに
ついては、新たな同一データによってメモリ７の内容が
書替えられたことになる。
なお、メモリ・データ・エラーは、マイクロ市１ｊ御に
おいてロギングされることによって、エラーの発生状況
を知ることができる。
おいてロギングされることによって、エラーの発生状況
を知ることができる。
以上の説明から明らかなように、本発明によれば、パリ
ティ・エラーが発生するとマイクロ制御によって同一の
データの再送ケホス）ＣＰＵに要求してデータの修正を
行うので、データ修正のためのハードウェアを省略する
ことができ、装置が！′１Ｂ素化できる。
ティ・エラーが発生するとマイクロ制御によって同一の
データの再送ケホス）ＣＰＵに要求してデータの修正を
行うので、データ修正のためのハードウェアを省略する
ことができ、装置が！′１Ｂ素化できる。
第１１図は不発明の１実施例を示すブロック図である。
■・・・ホストＣＰＵ、２・・・ドキュメント・プリン
タ・ステーション、３・・・ファイル、４・・・ＷＳＣ
（Ｗｏｒｋ ５ｔａｔｉｏｎ Ｃｈａｎｎｅｌ ）、５
・・・シリアル・インターフェイス・コントローラ、６
・・・バッファ、７・・・メモリ、８・・・イメージ・
メモリ、９・・・プロセッサ、１０・・・プリンタ・コ
ントローラ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
タ・ステーション、３・・・ファイル、４・・・ＷＳＣ
（Ｗｏｒｋ ５ｔａｔｉｏｎ Ｃｈａｎｎｅｌ ）、５
・・・シリアル・インターフェイス・コントローラ、６
・・・バッファ、７・・・メモリ、８・・・イメージ・
メモリ、９・・・プロセッサ、１０・・・プリンタ・コ
ントローラ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- ホスト計算機とのインターフェイス制御を行うインター
フェイス制御部、ホスト計算機から送られてくるデータ
を格納するバッファ、電源投入時にホスト計算機からデ
ータが初期格納される制御記憶とキャラクタ・ジェネレ
ータを含むメモリ、上記バッファに格納された文字コー
ドに対応する文字パターンが上記キャラクタ・ジェネレ
ータから読出されて展開されるイメージ・メモリ、及び
上記制御記憶に格納された制御プログラムに従って全体
全制御してホスト計算機から送られて（るデータを処理
するプロセッサを備えたデータ処理装置において、上記
プロセッサは、上記メモリのデータを読出す際、パリテ
ィ・エラーが発生した場合には、当該パリティ・エラー
が発生したデータについてホスト計算機に対して再送の
要求を発行し、該要求に基づきデータが再送されてきた
ときには該再送されてきたデータを用いて処理を実行し
、しかる後、上記再送されてきたデータを上記メモリに
格納する処理を行うように構成されたことを特徴とする
マイクロ制御によるメモリ・データ・エラーの自動修正
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169413A JPS5958557A (ja) | 1982-09-28 | 1982-09-28 | マイクロ制御によるメモリ・デ−タ・エラ−の自動修正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169413A JPS5958557A (ja) | 1982-09-28 | 1982-09-28 | マイクロ制御によるメモリ・デ−タ・エラ−の自動修正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958557A true JPS5958557A (ja) | 1984-04-04 |
| JPH0427577B2 JPH0427577B2 (ja) | 1992-05-12 |
Family
ID=15886133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169413A Granted JPS5958557A (ja) | 1982-09-28 | 1982-09-28 | マイクロ制御によるメモリ・デ−タ・エラ−の自動修正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958557A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51127637A (en) * | 1975-04-30 | 1976-11-06 | Hitachi Ltd | Information processing device under micro program control system |
| JPS53121440A (en) * | 1977-03-31 | 1978-10-23 | Toshiba Corp | Instruction retrial system |
| JPS5764399A (en) * | 1980-10-03 | 1982-04-19 | Fujitsu Ltd | Data processing device |
-
1982
- 1982-09-28 JP JP57169413A patent/JPS5958557A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51127637A (en) * | 1975-04-30 | 1976-11-06 | Hitachi Ltd | Information processing device under micro program control system |
| JPS53121440A (en) * | 1977-03-31 | 1978-10-23 | Toshiba Corp | Instruction retrial system |
| JPS5764399A (en) * | 1980-10-03 | 1982-04-19 | Fujitsu Ltd | Data processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427577B2 (ja) | 1992-05-12 |
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