JPS5960631A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS5960631A JPS5960631A JP57171542A JP17154282A JPS5960631A JP S5960631 A JPS5960631 A JP S5960631A JP 57171542 A JP57171542 A JP 57171542A JP 17154282 A JP17154282 A JP 17154282A JP S5960631 A JPS5960631 A JP S5960631A
- Authority
- JP
- Japan
- Prior art keywords
- pointer
- data transfer
- cpu
- data
- chu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ処理システムにおける入出力処理の際の
データ転送制御方式に関し、特に複数のデータ処理シス
テムにより構成されるネットワークシステムにおけるシ
ステム間のデータ転送において、転送制御のために中央
処理装置にががる負荷を軽減し、転送制御を効率化した
データ転送制御方式に関する。
データ転送制御方式に関し、特に複数のデータ処理シス
テムにより構成されるネットワークシステムにおけるシ
ステム間のデータ転送において、転送制御のために中央
処理装置にががる負荷を軽減し、転送制御を効率化した
データ転送制御方式に関する。
はじめに、本発明が対象とするデータ処理システムにつ
いて蘭学に説明する。第１図は、その典型例の概略構成
図である。同図において、ＩＡ乃至１ｚはそれぞれ単位
となるデータ処理システムであり、その代表的なＩＡに
おいて、２は中央処理装置ＣＰＵ、３は主記憶装置−Ｍ
ＥＭ、４はプロ１ツク多重チャネル機能をもつチャネル
装［ＣＨＵ。
いて蘭学に説明する。第１図は、その典型例の概略構成
図である。同図において、ＩＡ乃至１ｚはそれぞれ単位
となるデータ処理システムであり、その代表的なＩＡに
おいて、２は中央処理装置ＣＰＵ、３は主記憶装置−Ｍ
ＥＭ、４はプロ１ツク多重チャネル機能をもつチャネル
装［ＣＨＵ。
５は通信アダプタＡＤＰ、６はその共通部、７は他のデ
ータ処理システムＩＢ乃至１ｚに対する通信用インタフ
ェース部であり、ル個のデバイスＤＶ、乃至Ｄ Ｖ ｎ
で構成されている。
ータ処理システムＩＢ乃至１ｚに対する通信用インタフ
ェース部であり、ル個のデバイスＤＶ、乃至Ｄ Ｖ ｎ
で構成されている。
ＣＰＵ２は、他のデータ処哩システムＩＢ乃至１Ｚのな
かの任意複数のものとの間で、データ通信をともなう処
理を並列に実行することができ、必要に応じてＣＨＵ４
およびＡＤＰ ５の該当するデバイス？介して、相手シ
ステムとの間でデータ転送を行なう。
かの任意複数のものとの間で、データ通信をともなう処
理を並列に実行することができ、必要に応じてＣＨＵ４
およびＡＤＰ ５の該当するデバイス？介して、相手シ
ステムとの間でデータ転送を行なう。
ＣＨＵ４け、複数のザブチャネルについてのデータ転送
処理を多重化して制御することができるブロック多重チ
ャネル機能をもつ。ＡＤＰ５は、ＣＨＵ ４のブロック
多重チャネル機能と連動して、各デバイス毎のデータ転
送処理を実行する。
処理を多重化して制御することができるブロック多重チ
ャネル機能をもつ。ＡＤＰ５は、ＣＨＵ ４のブロック
多重チャネル機能と連動して、各デバイス毎のデータ転
送処理を実行する。
第２図は、第１図に示したデータ処理システムにおける
データ転送制御の説明図である。ＣＰＵ２は、たとえば
膜数のユーザグロダラムを並列に実行し、データ転送を
指示する入出力命令に遭遇したとき、必要な人出力制御
のための前処理を行なってから、チャネルを起動するＳ
ＩＯ命令を発行する。
データ転送制御の説明図である。ＣＰＵ２は、たとえば
膜数のユーザグロダラムを並列に実行し、データ転送を
指示する入出力命令に遭遇したとき、必要な人出力制御
のための前処理を行なってから、チャネルを起動するＳ
ＩＯ命令を発行する。
ＣＨＵ４はＳＩＯ命令を受は取ると、チャネルおよびＡ
ＤＰの利用可能性チェック、ＣＡＷ（チャネル・アドレ
ス語）の取り出し、ＣＣＷ（チャネル・コマンド語）の
取り出しなどを行なう。
ＤＰの利用可能性チェック、ＣＡＷ（チャネル・アドレ
ス語）の取り出し、ＣＣＷ（チャネル・コマンド語）の
取り出しなどを行なう。
ＣＨＵ４ば、更にＣＣＷを解釈しくすなわちＲｅ ａｄ
／Ｗｒ ｉ ｔ ｅ ）、ＡＤＰ５へ転送制御を依頼
し、その後ＣＰＵ２へＣＥ（チャネルエンド）信号を返
し、ＣＰＵに割り込む。ＡＤＰ５け指示されたデバイス
Ｄ Ｖ ｉ を選択し、ＣＣＷにしたがって、Ｍ Ｅ
Ｍ ３と曲のシステムとの間でのデータ転送処理を実
行する。Ａ、 Ｄ Ｐ ５は、デバイスＤ Ｖ ｉのデ
ータ転送処理が終了すると、ＤＥ（デバイス・エンド）
１ｉ４号をＣＰＵ２へ返し、ＣＰＵ２に割り込み、次
のＳｉＯ命令発行のための処理を行なわせるっ 上述した、従来のデータ転送制御方式では、ＣＰＵが、
ＳＩＯ命令発行と、実行終了時のＣＦあるいはＤＥ信号
受は付けによる割り込み処理とを行なう必要があり、Ｃ
ＰＵのオーバーヘッドが大きく、そのため、データ転送
効率をあまり上げることができないという欠点があった
。
／Ｗｒ ｉ ｔ ｅ ）、ＡＤＰ５へ転送制御を依頼
し、その後ＣＰＵ２へＣＥ（チャネルエンド）信号を返
し、ＣＰＵに割り込む。ＡＤＰ５け指示されたデバイス
Ｄ Ｖ ｉ を選択し、ＣＣＷにしたがって、Ｍ Ｅ
Ｍ ３と曲のシステムとの間でのデータ転送処理を実
行する。Ａ、 Ｄ Ｐ ５は、デバイスＤ Ｖ ｉのデ
ータ転送処理が終了すると、ＤＥ（デバイス・エンド）
１ｉ４号をＣＰＵ２へ返し、ＣＰＵ２に割り込み、次
のＳｉＯ命令発行のための処理を行なわせるっ 上述した、従来のデータ転送制御方式では、ＣＰＵが、
ＳＩＯ命令発行と、実行終了時のＣＦあるいはＤＥ信号
受は付けによる割り込み処理とを行なう必要があり、Ｃ
ＰＵのオーバーヘッドが大きく、そのため、データ転送
効率をあまり上げることができないという欠点があった
。
本発明の目的は、ＣＰＵのオーバーヘッドの小さいデー
タ転送制御方式を提供することにあり、そのため、デー
タ転送制御ポインタを設け、ＣＰＵとＡＤＰとがそれぞ
れ独立してデータ転送制御ポインタにアクセスし、その
表示の参照と更新とを制御することにより、ＣＰＵにお
ける割り込み処理の必要なしに、データ転送処理を実行
できるようにする。
タ転送制御方式を提供することにあり、そのため、デー
タ転送制御ポインタを設け、ＣＰＵとＡＤＰとがそれぞ
れ独立してデータ転送制御ポインタにアクセスし、その
表示の参照と更新とを制御することにより、ＣＰＵにお
ける割り込み処理の必要なしに、データ転送処理を実行
できるようにする。
それにより本発明の構成は、中央処哩装ｒ１、主記憶装
置、ブロック多重チャネルおよび通信アダプタにより構
成ぜれるシステムにおいて、主記憶装置内にデータ転送
制御ポインタを設け、中央処理装置はデータ転送の際、
転送哨章が完了したとき、上記データ転送制御ポインタ
がクリアされていることを確認して該データ転送制御ポ
インタに転送要求表示を設定し、通信アダプタは転送処
理可能なと＠該テータ転送制鶴ｌポインタを参照し、転
送要求表示が識別はれた場合にデータ転送処■を実行し
、ｂ５１時に該データ転送制御ポインタの転送要求表示
を復旧することを特徴とするものである。
置、ブロック多重チャネルおよび通信アダプタにより構
成ぜれるシステムにおいて、主記憶装置内にデータ転送
制御ポインタを設け、中央処理装置はデータ転送の際、
転送哨章が完了したとき、上記データ転送制御ポインタ
がクリアされていることを確認して該データ転送制御ポ
インタに転送要求表示を設定し、通信アダプタは転送処
理可能なと＠該テータ転送制鶴ｌポインタを参照し、転
送要求表示が識別はれた場合にデータ転送処■を実行し
、ｂ５１時に該データ転送制御ポインタの転送要求表示
を復旧することを特徴とするものである。
以下に、本発明？実施例にしたがって説明するＯ第３図
は本発明方式の１実施例の説明図であり、そして第４図
はその動作説明図である０第３図において、８はＣＰＵ
、９は主記憶装置ＭＥＭ、１０はブロックマルチゾレク
サＢＭＣ機能をもつチャネル装置ＣＨＵ、１１は通信ア
ダゲタＡＤＰ、１２は転送制御ポインタ（以後、学にポ
インタという）、１３はデータ、１４はＣＣＷを表わす
０動作は、次のように行なわれる。
は本発明方式の１実施例の説明図であり、そして第４図
はその動作説明図である０第３図において、８はＣＰＵ
、９は主記憶装置ＭＥＭ、１０はブロックマルチゾレク
サＢＭＣ機能をもつチャネル装置ＣＨＵ、１１は通信ア
ダゲタＡＤＰ、１２は転送制御ポインタ（以後、学にポ
インタという）、１３はデータ、１４はＣＣＷを表わす
０動作は、次のように行なわれる。
ＣＰＵは、処理の開始時にＭＥＭの所定の位置に、シス
テムの最小処哩牟位であるｎビット（たとえば１バイト
）の大きさのポインタ１２を設定しその初期値を“０″
にセットする０処浬中、たとえばデータ１３のＩ１０転
送の必要が生じたとき、ＳＩＯの発行とともにこのポイ
ンタ１２を、転送ブロック数分だけ１″へ更新（最大ル
個）するＯなおＣＰＵは、第４図に示すようなＣＣＷ群
１４を用意している。これにより、ＣＨＵは、ＣＣＷｌ
のポインタチェックおよびＣＣＷ２のＴＩＣ（Ｔｒａｎ
、５ｆｔｒ ｉｎ Ｃｈａｎａｔｌ ＝７” ラ：、
’チｊ マント）［，１：す、ＣＰＩＪが＆インタ１２
を更新するまで、繰り返し、ポインタ１２の値をチェッ
クすなわち監視し続け、ＣＰＵがポインタを更新したと
き、０６ｗ３のＲｔαｄ／Ｗｒｉｔｅコマンドへとび越
す。
テムの最小処哩牟位であるｎビット（たとえば１バイト
）の大きさのポインタ１２を設定しその初期値を“０″
にセットする０処浬中、たとえばデータ１３のＩ１０転
送の必要が生じたとき、ＳＩＯの発行とともにこのポイ
ンタ１２を、転送ブロック数分だけ１″へ更新（最大ル
個）するＯなおＣＰＵは、第４図に示すようなＣＣＷ群
１４を用意している。これにより、ＣＨＵは、ＣＣＷｌ
のポインタチェックおよびＣＣＷ２のＴＩＣ（Ｔｒａｎ
、５ｆｔｒ ｉｎ Ｃｈａｎａｔｌ ＝７” ラ：、
’チｊ マント）［，１：す、ＣＰＩＪが＆インタ１２
を更新するまで、繰り返し、ポインタ１２の値をチェッ
クすなわち監視し続け、ＣＰＵがポインタを更新したと
き、０６ｗ３のＲｔαｄ／Ｗｒｉｔｅコマンドへとび越
す。
ＣＨＵは、このＣＣＷ３のＲｅａｄ ／ｗｒｉ ｔｅ
コマンドを実行し、データ１３を１ブロック分だけＡＤ
Ｐを介して相手システムへ転送する。そして転送終了後
、次のＣＣＷ４のポインタ更新コマントヲ実行する。こ
のポインタ更新動作は、ポインタ１２中の１ビツトの“
１″を”Ｏ”にリセットすることである。ＣＨＵは、ポ
インタ更新後、ＣＣＷ５のＴＩＣにより再びＣＣＷｌの
ポインタチェックに戻り、ポインタの各ビット内溶が全
て“０″になるまで上記のＲｅαｃｌ ／Ｗ７″ｉｔｅ
およびポインタ更新動作を繰り返す。そして、ポインタ
の内容が全て０“にリセットされたとき、最初のｃ ｃ
ｗ ｉおよびＣＣＷ２によるポインタの更新監視動作
に戻る０ 他方ＣＰＵは、最初のＳＩＯ発行において、月？インク
の更新を行なった後、他の処理を行なうとともに、ポイ
ンタの内容が全て０″になったが否かを監視する。ポイ
ンタの全ビット“０″を検知したとき、次の転送データ
があれば再びポインタを更新する。ここでＣＨＵは、ｃ
Ｃｗｌの実行においてポインタが更新されたことと知り
、０６ｗ３へとび越して、前と同様にデータ転送処理を
行なう。
コマンドを実行し、データ１３を１ブロック分だけＡＤ
Ｐを介して相手システムへ転送する。そして転送終了後
、次のＣＣＷ４のポインタ更新コマントヲ実行する。こ
のポインタ更新動作は、ポインタ１２中の１ビツトの“
１″を”Ｏ”にリセットすることである。ＣＨＵは、ポ
インタ更新後、ＣＣＷ５のＴＩＣにより再びＣＣＷｌの
ポインタチェックに戻り、ポインタの各ビット内溶が全
て“０″になるまで上記のＲｅαｃｌ ／Ｗ７″ｉｔｅ
およびポインタ更新動作を繰り返す。そして、ポインタ
の内容が全て０“にリセットされたとき、最初のｃ ｃ
ｗ ｉおよびＣＣＷ２によるポインタの更新監視動作
に戻る０ 他方ＣＰＵは、最初のＳＩＯ発行において、月？インク
の更新を行なった後、他の処理を行なうとともに、ポイ
ンタの内容が全て０″になったが否かを監視する。ポイ
ンタの全ビット“０″を検知したとき、次の転送データ
があれば再びポインタを更新する。ここでＣＨＵは、ｃ
Ｃｗｌの実行においてポインタが更新されたことと知り
、０６ｗ３へとび越して、前と同様にデータ転送処理を
行なう。
このようなＣＣＷ群およびづ？インク乞、それぞれ通信
相手の任章複数のシステムに対して設けることにより、
データ転送のための割込み処理が不要となり、複数シス
テム間での曲信を、ＣＰＵの低オーバーヘッ１゛で実現
することができる。またＣＨＵおよび通信アダプタＡ、
Ｄ Ｐ側におめでも、処理効率の向上が得られる。
相手の任章複数のシステムに対して設けることにより、
データ転送のための割込み処理が不要となり、複数シス
テム間での曲信を、ＣＰＵの低オーバーヘッ１゛で実現
することができる。またＣＨＵおよび通信アダプタＡ、
Ｄ Ｐ側におめでも、処理効率の向上が得られる。
なお、システム間でのデータ転送を行なう場合には、た
とえばシステムＡとシステｚ、 Ｂとした場合、それぞ
れのシステムのＣＰ Ｕ 、ｄ；用意する００ｗ群のデ
ータ転送の方向を整合させる必要があり、システムＡが
入力コマンドであれば、システムＢは出力コマンドをＣ
ＣＷ３に用意しなければならない。
とえばシステムＡとシステｚ、 Ｂとした場合、それぞ
れのシステムのＣＰ Ｕ 、ｄ；用意する００ｗ群のデ
ータ転送の方向を整合させる必要があり、システムＡが
入力コマンドであれば、システムＢは出力コマンドをＣ
ＣＷ３に用意しなければならない。
第５図は本発明方式の他の実施例を示す。本実施例は、
ＣＰＵ側とＡＤＰ側の両方の状態を２組のポインタ１５
．１６を用いて表示できるようにしたものである。ポイ
ンタ１５，１６け、レジスタあるいはカウンタのいずれ
で構成されてもよい。
ＣＰＵ側とＡＤＰ側の両方の状態を２組のポインタ１５
．１６を用いて表示できるようにしたものである。ポイ
ンタ１５，１６け、レジスタあるいはカウンタのいずれ
で構成されてもよい。
動作は次の通りである。はじめにポインタ１５．１６は
リセットされており、ＣＰＵはデータ転送要求をもった
とき、ポインタ１５を＋１更新する。ＣＨＵは、第４図
の実施例の場合と同様に、ＣＣＷ群１４により、ポイン
タ１５の更新を監視している。しかし本実施例の場合に
は、ポインタ１６の内容とポインタ１５の内容とが異な
っていることにより検知される。
リセットされており、ＣＰＵはデータ転送要求をもった
とき、ポインタ１５を＋１更新する。ＣＨＵは、第４図
の実施例の場合と同様に、ＣＣＷ群１４により、ポイン
タ１５の更新を監視している。しかし本実施例の場合に
は、ポインタ１６の内容とポインタ１５の内容とが異な
っていることにより検知される。
ＣＨＵけ、両ポインタ間の不一致を検知したとき、Ｒｅ
ａ ｃＬ ／Ｗｒ ｉ ｔ ｅコマンドを実行し、そ
の実行終了後にポインタ１６を＋１更新するＯここでポ
インタ１５および１６の内容は一致するので、ＣＨＵは
ポインタ更新の監視動作に戻る。
ａ ｃＬ ／Ｗｒ ｉ ｔ ｅコマンドを実行し、そ
の実行終了後にポインタ１６を＋１更新するＯここでポ
インタ１５および１６の内容は一致するので、ＣＨＵは
ポインタ更新の監視動作に戻る。
ＣＰＵも、同様にポインタ１５および１６の内容を監視
しており、両方のポインタの内容が一致したとき、ポイ
ンタ１５の＋１更新？行なう。ＣＨＵは再び両ポインタ
間の不一致を検知し、前と同様にＲｔａｄ／Ｗｒｉｔｅ
＠作を実行し、ポインタ１６を＋１更新する。
しており、両方のポインタの内容が一致したとき、ポイ
ンタ１５の＋１更新？行なう。ＣＨＵは再び両ポインタ
間の不一致を検知し、前と同様にＲｔａｄ／Ｗｒｉｔｅ
＠作を実行し、ポインタ１６を＋１更新する。
このように、ポインタ１５および１６け、ＣＰＵの更新
動作によってつくられた両ポインタ間の不一致状態が、
ＣＨＵのデータ転送動作の実行によって解消されるとい
う形で、ＣＰＵとＣＨＰとの間の制御情報および状態情
報のやりとりを中介することができる。この実施例の場
合、両ポインタの内容は、更新回数の増加につれて増大
するが、たとえば予め設定されているポインタのサイズ
を超えたときリセットするように構成することができる
０ 第６図は、本発明方式の更に他の実施し０を示したもの
である。不実施列は、ＣＨＵがポインタ更新の監視状態
にあるとき、ポインタ分チェックする周期を、条件によ
って変更できるようにしたものである。同図は、第３図
および第４図に示した実施例方式を改良したものであり
、１７はこの目的のために設けられたタイマであり、通
信用インタフェース部１８の個々のデバイスＤＶ毎に設
定可能に構成されている０ 前述した実施例方式では、ＣＰＵとＣＨＵとが一体に構
成されているようなシステムに適用された場合、通信ア
ダゲタＡＤＰによる負荷が大きくなると、ポインタチェ
ック頻度が増大し、ＣＰＵの実効処理効率が著しく低下
するという問題が生じる。また、同一通信アダプタＡＤ
Ｐ内では、各ＤＶの処理の優先順位が同一になるため、
使用率の高いデバイスＤＶに対するサービスが低下する
欠点がある。そこで本実施例は、ＣＣＷｌによるポイン
タチェック後、ＣＰＵからの転送要求がないことを認識
したときタイマ１７を起動し、タイマ１７がその設定値
に達したときにはじめて次のポインタチェックを実行で
きるようにし、ポインタチェック周期に一定の時間遅延
を付加することにより、上記の問題を解決したものであ
る０タイマ１７の値は、予めコマンドによりデ・ぐイス
ＤＶ毎に設定される。なお、ＣＣＷ４のポインタ更新コ
マンドの実行後にタイマ再設定コマンドを挿入し、次の
処理の優先順位を動的に変更することもできる。
動作によってつくられた両ポインタ間の不一致状態が、
ＣＨＵのデータ転送動作の実行によって解消されるとい
う形で、ＣＰＵとＣＨＰとの間の制御情報および状態情
報のやりとりを中介することができる。この実施例の場
合、両ポインタの内容は、更新回数の増加につれて増大
するが、たとえば予め設定されているポインタのサイズ
を超えたときリセットするように構成することができる
０ 第６図は、本発明方式の更に他の実施し０を示したもの
である。不実施列は、ＣＨＵがポインタ更新の監視状態
にあるとき、ポインタ分チェックする周期を、条件によ
って変更できるようにしたものである。同図は、第３図
および第４図に示した実施例方式を改良したものであり
、１７はこの目的のために設けられたタイマであり、通
信用インタフェース部１８の個々のデバイスＤＶ毎に設
定可能に構成されている０ 前述した実施例方式では、ＣＰＵとＣＨＵとが一体に構
成されているようなシステムに適用された場合、通信ア
ダゲタＡＤＰによる負荷が大きくなると、ポインタチェ
ック頻度が増大し、ＣＰＵの実効処理効率が著しく低下
するという問題が生じる。また、同一通信アダプタＡＤ
Ｐ内では、各ＤＶの処理の優先順位が同一になるため、
使用率の高いデバイスＤＶに対するサービスが低下する
欠点がある。そこで本実施例は、ＣＣＷｌによるポイン
タチェック後、ＣＰＵからの転送要求がないことを認識
したときタイマ１７を起動し、タイマ１７がその設定値
に達したときにはじめて次のポインタチェックを実行で
きるようにし、ポインタチェック周期に一定の時間遅延
を付加することにより、上記の問題を解決したものであ
る０タイマ１７の値は、予めコマンドによりデ・ぐイス
ＤＶ毎に設定される。なお、ＣＣＷ４のポインタ更新コ
マンドの実行後にタイマ再設定コマンドを挿入し、次の
処理の優先順位を動的に変更することもできる。
以上のように、本発明によれば、ＣＰＵとＣＨＵあるい
は通信アダプタが、割込み方式によらずに相互にポイン
タを制御してデータ転送制御を行なうことにより、ＣＰ
Ｕのオーバーヘッドを大幅に改善することができる。
は通信アダプタが、割込み方式によらずに相互にポイン
タを制御してデータ転送制御を行なうことにより、ＣＰ
Ｕのオーバーヘッドを大幅に改善することができる。
第１図は一般的なデータ処理システムの構成図、第２図
は従来のデータ転送制御方式の動作説明図、第３図は本
発明方式の１実施例の構成図、第４図はその動作説明図
、第５図およ固相６図は他の実施例の構成図である。 図中、８はＣＰＵ、９は主記憶装置ＭＥＭ、１０はチャ
ネル装ｍｃｈ（Ｕ、ｎは通信アダプタＡＤＰ、１２はデ
ータ転送制御ポインタ、１４はＣＣＷｎ、１７はタイマ
を表わす、〕
は従来のデータ転送制御方式の動作説明図、第３図は本
発明方式の１実施例の構成図、第４図はその動作説明図
、第５図およ固相６図は他の実施例の構成図である。 図中、８はＣＰＵ、９は主記憶装置ＭＥＭ、１０はチャ
ネル装ｍｃｈ（Ｕ、ｎは通信アダプタＡＤＰ、１２はデ
ータ転送制御ポインタ、１４はＣＣＷｎ、１７はタイマ
を表わす、〕
Claims (1)
- 中央処理装置、主記憶装置、ブロック多重チャネルおよ
び通信アダゲタによ多構成されるシステムにおいて、主
記憶装置内にデータ転送制御ポインタを設け、中央処理
装置はデータ転送の際、転送用意が完了したとき、上記
データ転送制御ポインタがクリアされていることを確認
して該データ転送制御ポインタに転送要求表示を設定し
、通信アダプタは転送処理可能なとき該データ転送制御
ポインタを参照し、転送要求表示が識別された場合にデ
ータ転送処理を実行し、同時忙該データ転送制御ポイン
タの転送要求表示を後出することを特徴とするデータ転
送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171542A JPS5960631A (ja) | 1982-09-30 | 1982-09-30 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171542A JPS5960631A (ja) | 1982-09-30 | 1982-09-30 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960631A true JPS5960631A (ja) | 1984-04-06 |
| JPH0115904B2 JPH0115904B2 (ja) | 1989-03-22 |
Family
ID=15925049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171542A Granted JPS5960631A (ja) | 1982-09-30 | 1982-09-30 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960631A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313534A (en) * | 1976-07-21 | 1978-02-07 | Otaki Jiyatsuki Kk | Method of disassembling steel tower or the like |
| JPS5323534A (en) * | 1976-08-18 | 1978-03-04 | Fujitsu Ltd | Communication system between sub-systems |
| JPS5347242A (en) * | 1976-10-12 | 1978-04-27 | Sanyo Electric Co Ltd | Input/output control system for electronic computer |
| JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
| JPS54143035A (en) * | 1978-04-28 | 1979-11-07 | Fujitsu Ltd | Queue overflow processing system |
| JPS56152027A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Processing system for job execution result |
-
1982
- 1982-09-30 JP JP57171542A patent/JPS5960631A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313534A (en) * | 1976-07-21 | 1978-02-07 | Otaki Jiyatsuki Kk | Method of disassembling steel tower or the like |
| JPS5323534A (en) * | 1976-08-18 | 1978-03-04 | Fujitsu Ltd | Communication system between sub-systems |
| JPS5347242A (en) * | 1976-10-12 | 1978-04-27 | Sanyo Electric Co Ltd | Input/output control system for electronic computer |
| JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
| JPS54143035A (en) * | 1978-04-28 | 1979-11-07 | Fujitsu Ltd | Queue overflow processing system |
| JPS56152027A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Processing system for job execution result |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115904B2 (ja) | 1989-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6266715B1 (en) | Universal serial bus controller with a direct memory access mode | |
| US6298396B1 (en) | System for loading a current buffer desciptor register with a value different from current value to cause a previously read buffer descriptor to be read again | |
| EP2097828B1 (en) | Dmac to handle transfers of unknown lengths | |
| US6212593B1 (en) | Method and apparatus for generating interrupts on a buffer by buffer basis in buffer descriptor ring direct memory access system | |
| US6182165B1 (en) | Staggered polling of buffer descriptors in a buffer descriptor ring direct memory access system | |
| JPS623362A (ja) | デ−タ受信方式 | |
| US6728797B2 (en) | DMA controller | |
| JPH02230455A (ja) | 外部記憶装置の割込み制御方式 | |
| JPS5960631A (ja) | デ−タ転送制御方式 | |
| JPS623361A (ja) | ステ−タス通報方式 | |
| JPS6138510B2 (ja) | ||
| US6233628B1 (en) | System and method for transferring data using separate pipes for command and data | |
| JPS6226563A (ja) | バス要求制御回路 | |
| KR100499350B1 (ko) | 다중및단일채널을갖는다이렉트메모리억세스의데이터전송방법 | |
| JPS6224830B2 (ja) | ||
| JP2553094B2 (ja) | 割込み制御装置 | |
| JPH0219494B2 (ja) | ||
| JP2533886B2 (ja) | デ―タ転送方式 | |
| JP2552025B2 (ja) | データ転送方式 | |
| JPH0426744B2 (ja) | ||
| Lauer | A real-time multiuser foreground, single-user background system for the PDP-9 computer | |
| JPS6048563A (ja) | チャネル制御方式 | |
| JPS60186954A (ja) | デ−タ転送制御方式 | |
| JPS638506B2 (ja) | ||
| JPS59158427A (ja) | チヤネル装置のコマンド先取り制御方式 |