JPH02230455A - 外部記憶装置の割込み制御方式 - Google Patents
外部記憶装置の割込み制御方式Info
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- JPH02230455A JPH02230455A JP1050095A JP5009589A JPH02230455A JP H02230455 A JPH02230455 A JP H02230455A JP 1050095 A JP1050095 A JP 1050095A JP 5009589 A JP5009589 A JP 5009589A JP H02230455 A JPH02230455 A JP H02230455A
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- General Physics & Mathematics (AREA)
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- Hardware Redundancy (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は主記憶装置と外部記憶装置のデータ転送に関し
、特に事象発生時の割込み方式に関する。
、特に事象発生時の割込み方式に関する。
［従来の技術］
従来、この種の外部記憶装置が接続される情報処理装置
では、外部記憶装置からのデータ転送命令の実行に伴な
い発生した内部エラーやインタフェースエラー及び命令
の実行と無関係に発生した外部記憶装置の電源のオンか
らオフ、オフからオンへの変化や電源異常、温度異常の
事象が報告されると、システム制御装置は事象の内容に
関イっりなくプロセッサに割込みを行なうようになって
いた。
では、外部記憶装置からのデータ転送命令の実行に伴な
い発生した内部エラーやインタフェースエラー及び命令
の実行と無関係に発生した外部記憶装置の電源のオンか
らオフ、オフからオンへの変化や電源異常、温度異常の
事象が報告されると、システム制御装置は事象の内容に
関イっりなくプロセッサに割込みを行なうようになって
いた。
［発明が解決しようとする課題］
上述した従来の情報処理装置のシステム制御装置では、
外部記憶装置からの事象報告に対する割込みをその事象
の内容に関わりなく行なっている。
外部記憶装置からの事象報告に対する割込みをその事象
の内容に関わりなく行なっている。
従って、演算を高速に実行する為に複数のプロセッサを
接続したマルチプロセッサ構成の情報処理装置では、外
部記憶装置からの事象報告に対してすべてのプロセッサ
に割込みを発生するようになっているので、割込みを受
けイ−１けた各プロセッサかジョブを中断して割込み処
理を行なうことになり、オーバーヘッドが大きく、性能
か低下するという欠点があった。
接続したマルチプロセッサ構成の情報処理装置では、外
部記憶装置からの事象報告に対してすべてのプロセッサ
に割込みを発生するようになっているので、割込みを受
けイ−１けた各プロセッサかジョブを中断して割込み処
理を行なうことになり、オーバーヘッドが大きく、性能
か低下するという欠点があった。
［課題を解決するための手段コ
本発明による外部記憶装置の割込み制御方式は、複数の
プロセッサ、主記憶装置、及び外部記憶装置に接続され
たシステム制御装置において、前記複数のプロセッサ中
の１つからの前記主記憶装置と前記外部記憶装置とのデ
ータ転送リクエスト時、当該１つのプロセッサを指示す
るリクエストプロセッサ番号を保持するプロセッサ番号
保持手段と、 前記複数のプロセッサの内、特定の１つのブロセッザを
指定し、該指示されたプロセッサを指示する指定された
プロセッサ番号を出力する特定プロセッサ指示手段と、 前記外部記憶装置から報告される事象が命令の実行に伴
なって発生した同期事象か命令の実行とは無関係に発生
した非同期事象かを判定する」Ｊ象判定手段と、 該事象判定手段により前記外部記憶装置から報告される
事象か同期事象と判定された場合には、前記プロセッサ
番号保持手段に保持された前記リクエストプロセッサ番
号のプロセッサへ割込みを発生し、非同期事象と判定さ
れた場合には、前記特定プロセッサ指定手段が指定する
前記指定されたプロセッサ番号のプロセッサへ割込みを
発生ずるプロセッサ割込み発生手段とを有する。
プロセッサ、主記憶装置、及び外部記憶装置に接続され
たシステム制御装置において、前記複数のプロセッサ中
の１つからの前記主記憶装置と前記外部記憶装置とのデ
ータ転送リクエスト時、当該１つのプロセッサを指示す
るリクエストプロセッサ番号を保持するプロセッサ番号
保持手段と、 前記複数のプロセッサの内、特定の１つのブロセッザを
指定し、該指示されたプロセッサを指示する指定された
プロセッサ番号を出力する特定プロセッサ指示手段と、 前記外部記憶装置から報告される事象が命令の実行に伴
なって発生した同期事象か命令の実行とは無関係に発生
した非同期事象かを判定する」Ｊ象判定手段と、 該事象判定手段により前記外部記憶装置から報告される
事象か同期事象と判定された場合には、前記プロセッサ
番号保持手段に保持された前記リクエストプロセッサ番
号のプロセッサへ割込みを発生し、非同期事象と判定さ
れた場合には、前記特定プロセッサ指定手段が指定する
前記指定されたプロセッサ番号のプロセッサへ割込みを
発生ずるプロセッサ割込み発生手段とを有する。
［実施例］
次に本発明について図面を参照して説明する。
第］図は本発明の一実施例による外部記憶装置の割込み
制御方式が適用される情報処理装置の構成を示すブロッ
ク図である。
制御方式が適用される情報処理装置の構成を示すブロッ
ク図である。
システム制御装置１には、複数のプロセッサ２０〜２−
３と、主記憶装置６と、外部記憶装置７が接続されてい
る。システム制御装置１は、プロセッサ２−０〜２−３
の各々から主記憶装置６と外部記憶装置７とのデータ転
送リクエス１・を受け付けるリクエスト制御回路１０と
、リクエストを受けイ」けて処理中のプロセッサ番号を
保持する処理中プロセッサ番号レジスタ１１と、システ
ム制御装置］に接続されているプロセッサを表示する診
断装置（図示せず）からダイナミックに書き換え可能な
プロセッサ構成表示レジスタ１２と、プロセッサ措成表
示レジスタ］２の値から最も番号の若いプロセッサの番
号を出力する若番プロセッサ選択回路１３と、外部記憶
装置７がら事象の値を保持する事象ステータスレジスタ
１４と、り■象ステータスレジスタ１４の内谷より外部
記憶装置７から報告された事象が命令の実行に伴なって
発生した同期事象か命令の実行とは無関係に発生した非
同期事象かを判定する事象デコード回路１５と、事象デ
コード回路１５の出力により処理中プロセッサ番号レジ
スタ１１か指示するプロセッサか又は若番プロセッサ選
択回路１３か指示するプロセッサに割込み信号を発生す
る割込み発生回路］６とから構成されている。ブロセッ
ザ構成表示レジスタ１２と若番プロセッサ選択回路１３
とて若番プロセッサ指示回路１７が構成されている。
３と、主記憶装置６と、外部記憶装置７が接続されてい
る。システム制御装置１は、プロセッサ２−０〜２−３
の各々から主記憶装置６と外部記憶装置７とのデータ転
送リクエス１・を受け付けるリクエスト制御回路１０と
、リクエストを受けイ」けて処理中のプロセッサ番号を
保持する処理中プロセッサ番号レジスタ１１と、システ
ム制御装置］に接続されているプロセッサを表示する診
断装置（図示せず）からダイナミックに書き換え可能な
プロセッサ構成表示レジスタ１２と、プロセッサ措成表
示レジスタ］２の値から最も番号の若いプロセッサの番
号を出力する若番プロセッサ選択回路１３と、外部記憶
装置７がら事象の値を保持する事象ステータスレジスタ
１４と、り■象ステータスレジスタ１４の内谷より外部
記憶装置７から報告された事象が命令の実行に伴なって
発生した同期事象か命令の実行とは無関係に発生した非
同期事象かを判定する事象デコード回路１５と、事象デ
コード回路１５の出力により処理中プロセッサ番号レジ
スタ１１か指示するプロセッサか又は若番プロセッサ選
択回路１３か指示するプロセッサに割込み信号を発生す
る割込み発生回路］６とから構成されている。ブロセッ
ザ構成表示レジスタ１２と若番プロセッサ選択回路１３
とて若番プロセッサ指示回路１７が構成されている。
次に本発明の動作について説明する。
プロセッサ２−０〜２−３は、外部記憶装置７と主記憶
装置６とのデータ転送命令を実行しようとすると、シス
テム制御装置１−にデータ転送リク−１７．｝１００−
０〜１００−３を送出する。システム制御装置１内のり
クエス１・制御回路］０は、ブロセッザ２−０〜２−３
からのデータ転送リクエスト１． Ｏ Ｏ − ０〜１
． ０ ０ − ３を受けイＮＪげると、１つのプロセ
ッサのみからのリクエス１・の場合はそのプロセッサか
らのリクエスＩ・を処理し、複数のプロセッサから同時
にリクエス１・を受け｛＝Ｉげた場合には、優先権をチ
ェックして、１つのプロセッサからのリクエス１・のみ
処理し、他のプロセッサからのリクエストはホールドさ
れる。
装置６とのデータ転送命令を実行しようとすると、シス
テム制御装置１−にデータ転送リク−１７．｝１００−
０〜１００−３を送出する。システム制御装置１内のり
クエス１・制御回路］０は、ブロセッザ２−０〜２−３
からのデータ転送リクエスト１． Ｏ Ｏ − ０〜１
． ０ ０ − ３を受けイＮＪげると、１つのプロセ
ッサのみからのリクエス１・の場合はそのプロセッサか
らのリクエスＩ・を処理し、複数のプロセッサから同時
にリクエス１・を受け｛＝Ｉげた場合には、優先権をチ
ェックして、１つのプロセッサからのリクエス１・のみ
処理し、他のプロセッサからのリクエストはホールドさ
れる。
この時、リクエスｌ・制御回路１０は、主記憶装置６と
外部記憶装置７にそれぞれ、データ開始信号１１２，１
０１を送出し、処理中プロセッサ番号レジスタ１］にリ
クエス１・元のブロセッザ番号をセッ１・する。
外部記憶装置７にそれぞれ、データ開始信号１１２，１
０１を送出し、処理中プロセッサ番号レジスタ１］にリ
クエス１・元のブロセッザ番号をセッ１・する。
処理中プロセッサ番号レジスタ］］−は、第２図に示す
ように、各プロセッサに対応して１ビットずつ持った４
ビッ１・のレジスタであり、リクエスＩ・処理中のプロ
セッサに対応したビッ１・に“］”がセットされる。
ように、各プロセッサに対応して１ビットずつ持った４
ビッ１・のレジスタであり、リクエスＩ・処理中のプロ
セッサに対応したビッ１・に“］”がセットされる。
処理中プロセッサ番号レジスタ１１は、処理中プロセッ
サ番号］０４を割込み発生回路１６に送出する。
サ番号］０４を割込み発生回路１６に送出する。
ブロセッザ構成表示レジスタ１２は、各プロセッサに対
応して１ビットずつ持った４ビツ１・のレジスタであり
、ブロセッザ２−０〜２−３かシステムに構成され動作
している時は、診断装置（図示せず）からのセット信号
１０３により、“１″がセットされる。システムが稼動
中にあるブロセッザが障害によりシステムより切り離さ
れた時には、そのプロセッサの該当するプロセッサ構成
表示レジスタ１２のビットに′Ｏ”かセットされる。
応して１ビットずつ持った４ビツ１・のレジスタであり
、ブロセッザ２−０〜２−３かシステムに構成され動作
している時は、診断装置（図示せず）からのセット信号
１０３により、“１″がセットされる。システムが稼動
中にあるブロセッザが障害によりシステムより切り離さ
れた時には、そのプロセッサの該当するプロセッサ構成
表示レジスタ１２のビットに′Ｏ”かセットされる。
プロセッサ構成表示レジスタ１２の出力１０５は、若番
プロセッサ選択回路１３に人力される。
プロセッサ選択回路１３に人力される。
若番プロセッサ選択回路１３は、構成されているブロセ
ッザ中最も番号の若いプロセッサに対応したビットのみ
を“１”にして、若番プロセッサ番号１０６を出力する
。
ッザ中最も番号の若いプロセッサに対応したビットのみ
を“１”にして、若番プロセッサ番号１０６を出力する
。
例えば、第１図に示すシステム構成において、ブロセッ
ザ２−０が障害の為にシステムより切り離されている場
合には、ブロセッザ構成表示レジスタ］２には“Ｏ ］
１− １ “がセソトされており、若番プロセッサ選択
回路１３は“０１１１ ″より最若番のブロセッザ２−
１のみを指定する“０１００“を若番プロセッサ番号１
０６として出力する。
ザ２−０が障害の為にシステムより切り離されている場
合には、ブロセッザ構成表示レジスタ］２には“Ｏ ］
１− １ “がセソトされており、若番プロセッサ選択
回路１３は“０１１１ ″より最若番のブロセッザ２−
１のみを指定する“０１００“を若番プロセッサ番号１
０６として出力する。
外部記憶装置７は、命令の実行に伴なうデータ転送中に
内部で障害が発生した場合、又はシステム制御装置１と
のインタフェースでエラーを検出した場合の同期事象と
、命令の実行とは無関係な外部記憶装置７の電源状態の
オン，オフの変化、又は電源温度異常の場合の非同期事
象を事象ステタス１０７として報告して、事象ステータ
スレジスタ１４に格納する。
内部で障害が発生した場合、又はシステム制御装置１と
のインタフェースでエラーを検出した場合の同期事象と
、命令の実行とは無関係な外部記憶装置７の電源状態の
オン，オフの変化、又は電源温度異常の場合の非同期事
象を事象ステタス１０７として報告して、事象ステータ
スレジスタ１４に格納する。
第３図に示すように、事象ステータスは事象の内容によ
りコード化されている。
りコード化されている。
事象ステータスレジスタ１４の出力は、事象デコード回
路１５に入力されるとともに、プロセッサ２−０〜２−
３のソフト命令により読み出し信号１］１で読み出し可
能である。
路１５に入力されるとともに、プロセッサ２−０〜２−
３のソフト命令により読み出し信号１］１で読み出し可
能である。
事象デコード回路］５は、事象ステータスレジスタ］４
からの出力］０８をデコードして、事象報告か有効な場
合は割込み起動信号１−０９と、同期事象の時は“０“
、非同期事象の時は“］”を示す割込み先のプロセッサ
を選択するプロセッサ番号選択信号１１０を出力ずる。
からの出力］０８をデコードして、事象報告か有効な場
合は割込み起動信号１−０９と、同期事象の時は“０“
、非同期事象の時は“］”を示す割込み先のプロセッサ
を選択するプロセッサ番号選択信号１１０を出力ずる。
第４図に事象デコード回路１５の入力と出力の関係を示
す。
す。
割込み起動信号１０９が割込み発生回路］６に入力され
ると、割込み発生回路１６は、プロセッサ番号選択信号
１１０が“０”の時、つまり命令の実行に伴なって発生
した同期事象の場合、処理中プロセッサ番号１０４が指
定するプロセッサに、“１”の時、つまり命令の実行と
は無関係に発生した非同期事象の場合、若番プロセッサ
番号１０６が指定するプロセッサに対して割込み信号２
００−０〜２００−３の１−つを発生する。
ると、割込み発生回路１６は、プロセッサ番号選択信号
１１０が“０”の時、つまり命令の実行に伴なって発生
した同期事象の場合、処理中プロセッサ番号１０４が指
定するプロセッサに、“１”の時、つまり命令の実行と
は無関係に発生した非同期事象の場合、若番プロセッサ
番号１０６が指定するプロセッサに対して割込み信号２
００−０〜２００−３の１−つを発生する。
第５図に割込み発生回路１６の内部構成を示す。
割込み信号２００−０〜２００−３を受け付けたプロセ
ッサ２−０〜２−３の各々は、ジョブの実行を中断して
、システム制御装置１内の事象ステータスレジスタ１４
の値を読み出し、割込み発生の原因を知り例外処理を行
なう。
ッサ２−０〜２−３の各々は、ジョブの実行を中断して
、システム制御装置１内の事象ステータスレジスタ１４
の値を読み出し、割込み発生の原因を知り例外処理を行
なう。
［発明の効果］
以上説明したように本発明は、外部記憶装置からの事象
報告に対して、その内容をデコードして同期事象と非同
期事象でそれぞれ最適なプロセッサのみに割込みを発生
することにより、不要な割込みによる割込み処理をなく
し、事象発生時の例外処理によるジョブの中断を極力お
さえることができるという効果がある。
報告に対して、その内容をデコードして同期事象と非同
期事象でそれぞれ最適なプロセッサのみに割込みを発生
することにより、不要な割込みによる割込み処理をなく
し、事象発生時の例外処理によるジョブの中断を極力お
さえることができるという効果がある。
の割込み発生回路の内部構成を示す回路図である。
］・・・システム制御装置、］０・・リクエスト制御回
路、１１・・・処理中プロセッサ番号レジスタ、１２・
・・プロセッサ構成表示レジスタ、１３・・・若番プロ
セッサ選択回路、１４・・・事象ステータスレジスタ、
１５・・・事象デコード回路、１６・・・割込み発生回
路、］７・・・若番ブロセッ→ノ゛指示回路。
路、１１・・・処理中プロセッサ番号レジスタ、１２・
・・プロセッサ構成表示レジスタ、１３・・・若番プロ
セッサ選択回路、１４・・・事象ステータスレジスタ、
１５・・・事象デコード回路、１６・・・割込み発生回
路、］７・・・若番ブロセッ→ノ゛指示回路。
第１図は本発明の一実施例による外部記憶装置の割込み
制御方式が適用される情報処理装置の構成を示すブロッ
ク図、第２図は第１図中の処理中プロセッサ番号レジス
タの各プロセッサへの割付けを示す図、第３図は第１図
中の事象ステータスレジスタに格納される事象ステータ
スの内容を説明する図、第４図は第１図中の事象デコー
ド回路の入力と出力の関係を示す図、第５図は第１図中
１ ］ ］ ２
制御方式が適用される情報処理装置の構成を示すブロッ
ク図、第２図は第１図中の処理中プロセッサ番号レジス
タの各プロセッサへの割付けを示す図、第３図は第１図
中の事象ステータスレジスタに格納される事象ステータ
スの内容を説明する図、第４図は第１図中の事象デコー
ド回路の入力と出力の関係を示す図、第５図は第１図中
１ ］ ］ ２
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサ、主記憶装置、及び外部記憶装置
に接続されたシステム制御装置において、前記複数のプ
ロセッサ中の１つからの前記主記憶装置と前記外部記憶
装置とのデータ転送リクエスト時、当該１つのプロセッ
サを指示するリクエストプロセッサ番号を保持するプロ
セッサ番号保持手段と、 前記複数のプロセッサの内、特定の１つのプロセッサを
指定し、該指示されたプロセッサを指示する指定された
プロセッサ番号を出力する特定プロセッサ指示手段と、 前記外部記憶装置から報告される事象が命令の実行に伴
なって発生した同期事象か命令の実行とは無関係に発生
した非同期事象かを判定する事象判定手段と、 該事象判定手段により前記外部記憶装置から報告される
事象が同期事象と判定された場合には、前記プロセッサ
番号保持手段に保持された前記リクエストプロセッサ番
号のプロセッサへ割込みを発生し、非同期事象と判定さ
れた場合には、前記特定プロセッサ指定手段が指定する
前記指定されたプロセッサ番号のプロセッサへ割込みを
発生するプロセッサ割込み発生手段と を有することを特徴とする外部記憶装置の割込み制御方
式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050095A JPH07104842B2 (ja) | 1989-03-03 | 1989-03-03 | 外部記憶装置の割込み制御方式 |
| CA002011388A CA2011388C (en) | 1989-03-03 | 1990-03-02 | Interrupt controller for multiprocessor systems |
| DE69031877T DE69031877T2 (de) | 1989-03-03 | 1990-03-02 | Unterbrechungssteuerung für Mehrprozessorsystem |
| EP90104045A EP0385487B1 (en) | 1989-03-03 | 1990-03-02 | Interrupt controller for multiprocessor systems |
| US07/489,387 US5043882A (en) | 1989-03-03 | 1990-03-05 | Interrupt controller for multiprocessor systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050095A JPH07104842B2 (ja) | 1989-03-03 | 1989-03-03 | 外部記憶装置の割込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230455A true JPH02230455A (ja) | 1990-09-12 |
| JPH07104842B2 JPH07104842B2 (ja) | 1995-11-13 |
Family
ID=12849501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050095A Expired - Lifetime JPH07104842B2 (ja) | 1989-03-03 | 1989-03-03 | 外部記憶装置の割込み制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5043882A (ja) |
| EP (1) | EP0385487B1 (ja) |
| JP (1) | JPH07104842B2 (ja) |
| CA (1) | CA2011388C (ja) |
| DE (1) | DE69031877T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197568A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | コンピュータ・システムおよびイベント管理方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5584028A (en) * | 1990-05-14 | 1996-12-10 | At&T Global Information Solutions Company | Method and device for processing multiple, asynchronous interrupt signals |
| JP2791236B2 (ja) * | 1991-07-25 | 1998-08-27 | 三菱電機株式会社 | プロトコル並列処理装置 |
| US5581770A (en) * | 1992-06-04 | 1996-12-03 | Mitsubishi Denki Kabushiki Kaisha | Floating interruption handling system and method |
| JP2729343B2 (ja) * | 1992-08-28 | 1998-03-18 | 三菱電機株式会社 | 複数個の処理装置を有する情報処理システムおよびこの情報処理システムにおいて用いられる制御装置ならびに処理装置 |
| US5517624A (en) * | 1992-10-02 | 1996-05-14 | Compaq Computer Corporation | Multiplexed communication protocol between central and distributed peripherals in multiprocessor computer systems |
| EP0602858A1 (en) * | 1992-12-18 | 1994-06-22 | International Business Machines Corporation | Apparatus and method for servicing interrupts in a multiprocessor system |
| US5381541A (en) * | 1993-05-26 | 1995-01-10 | International Business Machines Corp. | Computer system having planar board with single interrupt controller and processor card with plural processors and interrupt director |
| US5781187A (en) * | 1994-05-31 | 1998-07-14 | Advanced Micro Devices, Inc. | Interrupt transmission via specialized bus cycle within a symmetrical multiprocessing system |
| GB2298295B (en) * | 1995-02-23 | 2000-01-19 | Sony Uk Ltd | Data processing systems |
| US5848279A (en) * | 1996-12-27 | 1998-12-08 | Intel Corporation | Mechanism for delivering interrupt messages |
| US5920258A (en) * | 1998-06-08 | 1999-07-06 | Northern Telecom Limited | Alarm signal processing circuit |
| US6816934B2 (en) * | 2000-12-22 | 2004-11-09 | Hewlett-Packard Development Company, L.P. | Computer system with registered peripheral component interconnect device for processing extended commands and attributes according to a registered peripheral component interconnect protocol |
| US6701429B1 (en) | 1998-12-03 | 2004-03-02 | Telefonaktiebolaget Lm Ericsson(Publ) | System and method of start-up in efficient way for multi-processor systems based on returned identification information read from pre-determined memory location |
| US20080148293A1 (en) * | 2006-10-17 | 2008-06-19 | Adrian Cowham | Configurable event broker |
| US9258230B2 (en) * | 2006-10-17 | 2016-02-09 | Hewlett Packard Enterprise Development Lp | In flight TCP window adjustment to improve network performance |
| US8024504B2 (en) * | 2008-06-26 | 2011-09-20 | Microsoft Corporation | Processor interrupt determination |
| EP3441884B1 (en) * | 2016-05-03 | 2021-09-01 | Huawei Technologies Co., Ltd. | Method for managing translation lookaside buffer and multi-core processor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128951A (ja) * | 1974-03-29 | 1975-10-11 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801962A (en) * | 1972-12-29 | 1974-04-02 | Ibm | Communication mechanism for data transfer and control between data processing systems and subsystems |
| US4253146A (en) * | 1978-12-21 | 1981-02-24 | Burroughs Corporation | Module for coupling computer-processors |
| US4271468A (en) * | 1979-11-06 | 1981-06-02 | International Business Machines Corp. | Multiprocessor mechanism for handling channel interrupts |
| JPH077379B2 (ja) * | 1983-06-22 | 1995-01-30 | 株式会社日立製作所 | 多重処理システムの割込み選択方式 |
| ES2040230T3 (es) * | 1987-10-14 | 1993-10-16 | Bull Hn Information Systems Inc. | Sistema de tratamiento de datos con una interrupcion rapida. |
-
1989
- 1989-03-03 JP JP1050095A patent/JPH07104842B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-02 CA CA002011388A patent/CA2011388C/en not_active Expired - Fee Related
- 1990-03-02 EP EP90104045A patent/EP0385487B1/en not_active Expired - Lifetime
- 1990-03-02 DE DE69031877T patent/DE69031877T2/de not_active Expired - Fee Related
- 1990-03-05 US US07/489,387 patent/US5043882A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128951A (ja) * | 1974-03-29 | 1975-10-11 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197568A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | コンピュータ・システムおよびイベント管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104842B2 (ja) | 1995-11-13 |
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| DE69031877D1 (de) | 1998-02-12 |
| CA2011388C (en) | 1996-09-03 |
| EP0385487B1 (en) | 1998-01-07 |
| EP0385487A2 (en) | 1990-09-05 |
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