JPS5960649A - 割込み制御方式 - Google Patents
割込み制御方式Info
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- JPS5960649A JPS5960649A JP17155182A JP17155182A JPS5960649A JP S5960649 A JPS5960649 A JP S5960649A JP 17155182 A JP17155182 A JP 17155182A JP 17155182 A JP17155182 A JP 17155182A JP S5960649 A JPS5960649 A JP S5960649A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- display
- processor
- factor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、計算機システムにおける割込み制御方式に関
し、特に、相対的に優先度は高いが発生頻度は低い割込
み要求と、優先度は低いが発生頻度は高い割込み要求と
の間での調和のとれたｗＩｌ込み受付けを可能にする優
先制御を含む割込み制御方式に関する。
し、特に、相対的に優先度は高いが発生頻度は低い割込
み要求と、優先度は低いが発生頻度は高い割込み要求と
の間での調和のとれたｗＩｌ込み受付けを可能にする優
先制御を含む割込み制御方式に関する。
複数のプロセッサを有するシステムにおいては、メイン
・プロセッサは、通常、複数の走行レベルをもっておシ
、サブ・プロセッサやチャネル（テバイス・その他の割
込み要因の種類や優先度によって、ある割込みの走行レ
ベルが決定される。１つの走行レベルに複数の割込み要
因が割り付けられている場合には、割込みの競合が生じ
る。
・プロセッサは、通常、複数の走行レベルをもっておシ
、サブ・プロセッサやチャネル（テバイス・その他の割
込み要因の種類や優先度によって、ある割込みの走行レ
ベルが決定される。１つの走行レベルに複数の割込み要
因が割り付けられている場合には、割込みの競合が生じ
る。
Ｍ１図は、上記した１走行レベルについての割込み制御
回路の従来例を示したものである。図中、１はメイン・
プロセッサ、２はサブ・プロセッサ、３はＯＲケ゛−１
・、４は割込み制御部、５は割込み表示ラッチ、６は割
込み信号、７は割込み表示信号、８は制御信号、α＋
ｂ ＋ ’ ＋ ｄ ＋・・・・・・は割込み要因を表
わす。
回路の従来例を示したものである。図中、１はメイン・
プロセッサ、２はサブ・プロセッサ、３はＯＲケ゛−１
・、４は割込み制御部、５は割込み表示ラッチ、６は割
込み信号、７は割込み表示信号、８は制御信号、α＋
ｂ ＋ ’ ＋ ｄ ＋・・・・・・は割込み要因を表
わす。
割込み信号６は、各割込み要因ａ、ｈ、ｃ、ｄ。
・・・・・・毎に発生され、ＯＲゲート３に集められて
、いずれかの割込み要因がｔｌＪ込み要求を発生したと
き、ＯＮ信号を割込み制御部４に印加する。
、いずれかの割込み要因がｔｌＪ込み要求を発生したと
き、ＯＮ信号を割込み制御部４に印加する。
割込み表示信号７は、割込み信号から分岐された信号で
あり、割込み表示ラッチ５を構成する各ビットαＨＡ
ｐ ’ ｌ ｄｌ・・・・・・の対応するものの入力に
印加される。割込み表示ラッテ５は、たとえばＤタイプ
のエツジトリガ・フリップフロップであり、クロックの
たとえばネガティブエツジ（あるいはポジプイブエッジ
）のタイミングで、入力に印加されている割込み表示信
号の０Ｎ１０Ｆ’Ｆ状態を設定される。
あり、割込み表示ラッチ５を構成する各ビットαＨＡ
ｐ ’ ｌ ｄｌ・・・・・・の対応するものの入力に
印加される。割込み表示ラッテ５は、たとえばＤタイプ
のエツジトリガ・フリップフロップであり、クロックの
たとえばネガティブエツジ（あるいはポジプイブエッジ
）のタイミングで、入力に印加されている割込み表示信
号の０Ｎ１０Ｆ’Ｆ状態を設定される。
割込み制御部４は、ＯＲゲート３のＯＮ出力により起動
されて、割込み表示ラッチの各ビットをチェックする７
１′クロプログラム処理を実行する。
されて、割込み表示ラッチの各ビットをチェックする７
１′クロプログラム処理を実行する。
チェックは優先度の高い割込み要因から優先度の低い割
込み要因へ向う、予め定められたシーケンスで行なわれ
る。これらのマイクロッ０ログラムの実行には、一定の
時間が必要である。そのため、ある１つの割込み要因が
割込み信号を発生し、割込み制御部４を起動して、自己
の割込み表示ラッチのＯＮ状態を認識してもらうまでに
は、若干の時間が置かれることになる。
込み要因へ向う、予め定められたシーケンスで行なわれ
る。これらのマイクロッ０ログラムの実行には、一定の
時間が必要である。そのため、ある１つの割込み要因が
割込み信号を発生し、割込み制御部４を起動して、自己
の割込み表示ラッチのＯＮ状態を認識してもらうまでに
は、若干の時間が置かれることになる。
このように、割込み表示ラッチのＯＮ状因によって、メ
イン・プロセッサ１は、サブ・プロセッサ２などの割込
み要因からのサービス要求を認識する。しかし、たとえ
ばサブ、・プロセッサ２が割込み信号をＯＮにした後、
割込み制御部４がその割込みを認識するまでの若干の時
間に、同一レベルに属する更に優先度の高い他の削込み
要因が割込みを発生した場合には、この優先度の高い割
込み要因に対するサービスが優先されなければならない
。しかし、このためには、メイン・プロセッサＩＣ、ザ
ブ・プロセッサ２の割込表示信号を認識するのに先立っ
て、他の優先度の高い割込み要因がＯＮになっていない
かどうかを常にチェックしなければならず、そのような
割込みが無い場合には、その間サブ・プロセッサ２は無
駄に待たされたことになる。
イン・プロセッサ１は、サブ・プロセッサ２などの割込
み要因からのサービス要求を認識する。しかし、たとえ
ばサブ、・プロセッサ２が割込み信号をＯＮにした後、
割込み制御部４がその割込みを認識するまでの若干の時
間に、同一レベルに属する更に優先度の高い他の削込み
要因が割込みを発生した場合には、この優先度の高い割
込み要因に対するサービスが優先されなければならない
。しかし、このためには、メイン・プロセッサＩＣ、ザ
ブ・プロセッサ２の割込表示信号を認識するのに先立っ
て、他の優先度の高い割込み要因がＯＮになっていない
かどうかを常にチェックしなければならず、そのような
割込みが無い場合には、その間サブ・プロセッサ２は無
駄に待たされたことになる。
第２図は、上記した従来の割込み要因をチェックするシ
ーケンスの説明図である０図のα＋ｂ＋ｃ、ｄ、・・・
・・は、各割込み要因別の割込表示信号の値を表わすビ
ットであり、αはサブ・プロセッサからの割込み、ｂ、
Ｃ，ｄ、・・・・・・はチャネルその他からの割込みを
表わす０サブ・プロセッサからメイン・プロセッサへの
割込みは、発生頻度は高いが、比較的短時間で終了する
処理要求が多く、これ例対してチャネル等からの割込み
は、発生頻度は低いが優先度は高く評価される。
ーケンスの説明図である０図のα＋ｂ＋ｃ、ｄ、・・・
・・は、各割込み要因別の割込表示信号の値を表わすビ
ットであり、αはサブ・プロセッサからの割込み、ｂ、
Ｃ，ｄ、・・・・・・はチャネルその他からの割込みを
表わす０サブ・プロセッサからメイン・プロセッサへの
割込みは、発生頻度は高いが、比較的短時間で終了する
処理要求が多く、これ例対してチャネル等からの割込み
は、発生頻度は低いが優先度は高く評価される。
このため、割込み表示ビットαの検知の的に、優先度の
高いｈ １ ’ ＋ ｄ’ ＋・・・・・・の検知が必
要であり、図示のＳ−＋Ｅの順序でのチェックが行なわ
れる。これは、Ｊ 、 ｃ 、ｄ 、・・・・・・の値
がいずれもＯＦＦ、すなわち割込みなしであっても実行
されるから、αのサブ・フ０ロセツサからの割込み受付
けは、常に一定時間以上の遅れをともなって行なわれる
ことになる。またメイン・プロセッサの処理効率が低下
するという欠点がある。
高いｈ １ ’ ＋ ｄ’ ＋・・・・・・の検知が必
要であり、図示のＳ−＋Ｅの順序でのチェックが行なわ
れる。これは、Ｊ 、 ｃ 、ｄ 、・・・・・・の値
がいずれもＯＦＦ、すなわち割込みなしであっても実行
されるから、αのサブ・フ０ロセツサからの割込み受付
けは、常に一定時間以上の遅れをともなって行なわれる
ことになる。またメイン・プロセッサの処理効率が低下
するという欠点がある。
〔発明の目的および構成〕
本発明の目的は、サブ・プロセッサからの割込みがあっ
た場合に、その割込み発生後に、更に優先度の高い同一
レベルへの割込み要因が発生していないかどうかをメイ
ン・ノローヒツサが早く認識して、優先度の尚い割込み
がない場合のサブ・プロセッサに対するサービスを早く
することである。
た場合に、その割込み発生後に、更に優先度の高い同一
レベルへの割込み要因が発生していないかどうかをメイ
ン・ノローヒツサが早く認識して、優先度の尚い割込み
がない場合のサブ・プロセッサに対するサービスを早く
することである。
本発明は、そのだめの構成として、比較的割込み要求の
頻度は高いが優先度は低い第１の割込み要因と、比較的
割込み要求の頻度は低いが優先度は高い紀２の割込み要
因との２種類を含む複数の割込み要因と、各割込み要因
毎に設けられた割込み要求の発生を通知する割込み信号
手段および割込み要因を識別可能にする割込み表示信号
と、各割込み信号を監視し、割込み要求の発生を検出す
る手段と、各割込み表示信号毎に設けられて当該・１百
号を印加されそれぞれの割込み信号の０Ｎ１０ＦＦ状態
をクロックと同期して設定される複数のラッチからなる
割込み表示手段と、上記割込み要求検出手段が割込み要
求の発生を検出したときに起動され、」二記複数の割込
み表示ラッチの状態を順次的にチェックする割込み表示
チェック手段と、上記第２の割込み要因に属する割込み
表示信号がＯＮとなったとき、第１の割込み要因に属す
る割込み表示（Ｆｔ号が当該割込み表示ラッチに印加さ
れるのを禁止する手段とをそなえ、第１の割込み要因か
らの割込み表示信号がＯＮとなシ当該刺込み表示ラッチ
がＯＮ状態に設定された後、これを割込み表示チェック
手段がチェックして認識する前に、第２の割込み要因か
らの割込み表示信号がＯＮとなった場合、上記第１の割
込み要因の割込み表示ラッチをＯＦＦ状態に切替えるこ
とを特徴とするものである。
頻度は高いが優先度は低い第１の割込み要因と、比較的
割込み要求の頻度は低いが優先度は高い紀２の割込み要
因との２種類を含む複数の割込み要因と、各割込み要因
毎に設けられた割込み要求の発生を通知する割込み信号
手段および割込み要因を識別可能にする割込み表示信号
と、各割込み信号を監視し、割込み要求の発生を検出す
る手段と、各割込み表示信号毎に設けられて当該・１百
号を印加されそれぞれの割込み信号の０Ｎ１０ＦＦ状態
をクロックと同期して設定される複数のラッチからなる
割込み表示手段と、上記割込み要求検出手段が割込み要
求の発生を検出したときに起動され、」二記複数の割込
み表示ラッチの状態を順次的にチェックする割込み表示
チェック手段と、上記第２の割込み要因に属する割込み
表示信号がＯＮとなったとき、第１の割込み要因に属す
る割込み表示（Ｆｔ号が当該割込み表示ラッチに印加さ
れるのを禁止する手段とをそなえ、第１の割込み要因か
らの割込み表示信号がＯＮとなシ当該刺込み表示ラッチ
がＯＮ状態に設定された後、これを割込み表示チェック
手段がチェックして認識する前に、第２の割込み要因か
らの割込み表示信号がＯＮとなった場合、上記第１の割
込み要因の割込み表示ラッチをＯＦＦ状態に切替えるこ
とを特徴とするものである。
第３図は本発明実施例の割込み制御回路の構成図である
。）図中、１はメイン・プロセッサ、２はザブ・プロセ
ッサ、３はＯＲダート、４け割込み制御部、５け割込み
表示ラッチ、６け割込み信号、７は割込み表示信号、８
は制御信号、９けＮＯＲゲート、１０はＡＮＤダートで
ある。なお、１乃至８の要素は、第１図に示しであるも
のと同一機能をもつものである。
。）図中、１はメイン・プロセッサ、２はザブ・プロセ
ッサ、３はＯＲダート、４け割込み制御部、５け割込み
表示ラッチ、６け割込み信号、７は割込み表示信号、８
は制御信号、９けＮＯＲゲート、１０はＡＮＤダートで
ある。なお、１乃至８の要素は、第１図に示しであるも
のと同一機能をもつものである。
ＮＯＲゲート９は、サブ・プロセッサ２からの割込み信
号を除く他の全ての割込み要因からの割込み信号、すな
わちサブ・プロセッサ２よりも優先度の高い割込み要因
からの割込み信号を入力とし、その出力はＡＮＤダート
１０の一方の入力に接続されている。ＡＮＤゲート１０
の他方の入力には、ザブ・プロセッサ２からの割込み表
示信号が接続されている。そしてＡＮＤゲート１０の出
力は、割込み表示ラッチ５のビットαの入力に接続され
ている。このような構成により、サブ・プロセッサ２の
割込み表示信号は、ザブ・プロセッサ２よシも優先度の
高い割込み表示信号が存在している間、Ａ Ｎ Ｄケ”
−１−１０において禁止され、割込み表示ラッチ５を
ＯＮに設定することができない。
号を除く他の全ての割込み要因からの割込み信号、すな
わちサブ・プロセッサ２よりも優先度の高い割込み要因
からの割込み信号を入力とし、その出力はＡＮＤダート
１０の一方の入力に接続されている。ＡＮＤゲート１０
の他方の入力には、ザブ・プロセッサ２からの割込み表
示信号が接続されている。そしてＡＮＤゲート１０の出
力は、割込み表示ラッチ５のビットαの入力に接続され
ている。このような構成により、サブ・プロセッサ２の
割込み表示信号は、ザブ・プロセッサ２よシも優先度の
高い割込み表示信号が存在している間、Ａ Ｎ Ｄケ”
−１−１０において禁止され、割込み表示ラッチ５を
ＯＮに設定することができない。
したがって、割込み表示ラッチ５の各ビット単位を、た
とえばクロックと同期して入力信号による設定が行なわ
れるＤタイプ・フリラフ０フロツン０などで構成するこ
とにより、サブ・プロセッサ２の割込み要求がまず発生
して、それによりラッチ５のビットαがＯＮに設定され
た後、割込み制御部４がこれを認識する前に、他の優先
度の高い割込み表示信号がＯＮになった場合には、その
直後のクロックで、ビットαはＯＦＦにリセットされる
ので、上紀仙の割込みを優先受刊けさせることができる
。
とえばクロックと同期して入力信号による設定が行なわ
れるＤタイプ・フリラフ０フロツン０などで構成するこ
とにより、サブ・プロセッサ２の割込み要求がまず発生
して、それによりラッチ５のビットαがＯＮに設定され
た後、割込み制御部４がこれを認識する前に、他の優先
度の高い割込み表示信号がＯＮになった場合には、その
直後のクロックで、ビットαはＯＦＦにリセットされる
ので、上紀仙の割込みを優先受刊けさせることができる
。
更に、割込み制御部４による割込み表示ラッチ５のビッ
トチェック・シーケンスを、第４図にＳ→Ｅで示すよう
な、ピッ）（Ｚのサブ・プロセッサ２からの割込み表示
、すなわち優先度は他よりも低いが割込み要求発生頻度
が比較的高い割込み要因を先頭に置く構成とすることに
より、他の優先度の高い割込み表示信号がＯＮにならな
い限如、ビットαのＯＮを最初に認識し、他方、この認
識がなされるまでの曲に他の優先度の高い割込み表示信
号がＯＮになれば、そちらを先に認識する効率的な割込
み制御が可能となる。
トチェック・シーケンスを、第４図にＳ→Ｅで示すよう
な、ピッ）（Ｚのサブ・プロセッサ２からの割込み表示
、すなわち優先度は他よりも低いが割込み要求発生頻度
が比較的高い割込み要因を先頭に置く構成とすることに
より、他の優先度の高い割込み表示信号がＯＮにならな
い限如、ビットαのＯＮを最初に認識し、他方、この認
識がなされるまでの曲に他の優先度の高い割込み表示信
号がＯＮになれば、そちらを先に認識する効率的な割込
み制御が可能となる。
第５図は、第３図に示す実施例回路の動作を説明するだ
めのタイミング図である。
めのタイミング図である。
第５図（４）は、割込み要因α、すなわちザブ・プロセ
ッサ２からの割込み要求が発生した後、メイン・フ００
セッザ１がこれを認識する゛までの間に、他の優先度の
高い割込み要因す、ｃ、ｄ、・・・・・・のいずれかか
らも割込み要求がなされなかった場合の動作例を示した
ものである。割込み表示信号（α）は、サブ・プロセッ
サ２にょυ、時間ｔ、にＯＮに立上げられる。この信号
は、ＡＮＤケ゛−ト１０の出力にその−まま現われ、割
込み表示ラッチ５のピッ）ｍ（ｒ、クロックＣｎ ＋１
のネガティブ・エツジのタイミングｔ２で、ＯＮに設定
する。ビットαのＯＮ表示は、前述したように、割込み
制御部４のチェック・シーケンスの最初に認識されるＯ
これに対して、嬉５図（Ｂ）は、割込み要因αが、時間
ｔ、に割込み表示信号ａをＯＮにした後、これが割込み
制御部４により認識される前に、時間ｔ。
ッサ２からの割込み要求が発生した後、メイン・フ００
セッザ１がこれを認識する゛までの間に、他の優先度の
高い割込み要因す、ｃ、ｄ、・・・・・・のいずれかか
らも割込み要求がなされなかった場合の動作例を示した
ものである。割込み表示信号（α）は、サブ・プロセッ
サ２にょυ、時間ｔ、にＯＮに立上げられる。この信号
は、ＡＮＤケ゛−ト１０の出力にその−まま現われ、割
込み表示ラッチ５のピッ）ｍ（ｒ、クロックＣｎ ＋１
のネガティブ・エツジのタイミングｔ２で、ＯＮに設定
する。ビットαのＯＮ表示は、前述したように、割込み
制御部４のチェック・シーケンスの最初に認識されるＯ
これに対して、嬉５図（Ｂ）は、割込み要因αが、時間
ｔ、に割込み表示信号ａをＯＮにした後、これが割込み
制御部４により認識される前に、時間ｔ。
において、他の優先度の高い割込み要因すにより、割込
み要求が行なわれた場合、すな四つちその害り込み表示
信号（ｈ）がＯＮに立上げられたときの動作例を示す。
み要求が行なわれた場合、すな四つちその害り込み表示
信号（ｈ）がＯＮに立上げられたときの動作例を示す。
この場合、ＡＮＤゲート１０の出力は、８与間ｔ、にＯ
Ｎに立上げられた後、時間ｔ、にＯＦＦに立下げられる
。このため、クロックＣル、２のネガティブ・エツジの
タイミングｔ４において、割込み表示ラッチ５のビット
σはＯＦＦにリセットさｆｔ。
Ｎに立上げられた後、時間ｔ、にＯＦＦに立下げられる
。このため、クロックＣル、２のネガティブ・エツジの
タイミングｔ４において、割込み表示ラッチ５のビット
σはＯＦＦにリセットさｆｔ。
代りにビットｈがＯＮに設定される。ここで設定された
ピッ）−ｂのＯＮ表示は、割込み市１］御部４のチェッ
ク・シーケンスにおいて、ビットαの０Ｆ１７′の検知
がなされた後に続いて、直ぐに認識されることができる
Ｏ なお、割込み要因すの割込み処理が終了した後は、割込
み表示信号＜ｂ＞および割込み表示ビットｂはＯＦＦに
リセットされるので、ＡＮＤゲート１０において割込み
表示信号（ａ）は有効化される。これにより、割込み表
示ラッチ５のビットαは、再びＯＮに設定されることが
でき、次のチェック・シーケンスにおいて認識されたと
き、メイン・プロセッサ１のサービスを受けることがで
きる。
ピッ）−ｂのＯＮ表示は、割込み市１］御部４のチェッ
ク・シーケンスにおいて、ビットαの０Ｆ１７′の検知
がなされた後に続いて、直ぐに認識されることができる
Ｏ なお、割込み要因すの割込み処理が終了した後は、割込
み表示信号＜ｂ＞および割込み表示ビットｂはＯＦＦに
リセットされるので、ＡＮＤゲート１０において割込み
表示信号（ａ）は有効化される。これにより、割込み表
示ラッチ５のビットαは、再びＯＮに設定されることが
でき、次のチェック・シーケンスにおいて認識されたと
き、メイン・プロセッサ１のサービスを受けることがで
きる。
以上のように、本発明によれば、割込み要求の処理優先
度が異なる複数の割込み要因について、割込み要求を従
来よりも効率的に受付けて処理することができ、特にマ
ルチプロセツザ等においては、各資源の処理効率を向上
させることができる。
度が異なる複数の割込み要因について、割込み要求を従
来よりも効率的に受付けて処理することができ、特にマ
ルチプロセツザ等においては、各資源の処理効率を向上
させることができる。
第１図は従来方式の割込み制御回路のイイ１４成図、第
２は１はその割込み表示ラッチのチェック・シーケンス
のＨ（ｌ四回、第３図は本発明実施例の構成図、第４図
はその割込み表示ラッチのチェック・シーケンスの説明
図、第５図は動作タイミング図である。 図中、１はメイン・プロセッサ、２はサブ・プロセッサ
、３はＯＲゲート、４は′１１’ｌ］込み制御部、５は
割込み表示ラッチ、６は割込み信号、７は割込み表示信
号、９はＮＯＲダート、１０はＡＮＤゲートを表わす。 特許出願人 富士通株式会社 代理人弁理士 長 谷 川 文 黄 （外１名） 才２肥
２は１はその割込み表示ラッチのチェック・シーケンス
のＨ（ｌ四回、第３図は本発明実施例の構成図、第４図
はその割込み表示ラッチのチェック・シーケンスの説明
図、第５図は動作タイミング図である。 図中、１はメイン・プロセッサ、２はサブ・プロセッサ
、３はＯＲゲート、４は′１１’ｌ］込み制御部、５は
割込み表示ラッチ、６は割込み信号、７は割込み表示信
号、９はＮＯＲダート、１０はＡＮＤゲートを表わす。 特許出願人 富士通株式会社 代理人弁理士 長 谷 川 文 黄 （外１名） 才２肥
Claims (1)
- 比較的割込み要求の頻度は高いが優先度は低い第１の割
込み要因と、比較的割込み要求の頻度は低いが優先度は
高い第２の割込み要因との２釉類を含む８数の割込み要
因と、各側込み要因毎に設けられた割込み要求の発生を
通知する割込み信号手段および割込み要因を識別可能に
する割込み表示信号と、各側込み信号を監視し、割込み
要求の発生を検出する手段と、各側込み表示信号毎に設
けられて当該信号を印加されそれぞれの割込み信号の０
Ｎ１０ ＦＦ状態をクロックと同期して設定される複数
のラッチからなる割込み表示手段と、上記割込み要求検
出手段が割込み要求の発生を検出したときに起動され、
上記複数の割込み表示ラッチの状態を順次的にチェック
する割込み表示チェック手段と、上記第２の割込み要因
に属する割込み表示信号がＯＮとなったとき、Ｍｌの割
込み要因に属する割込み表示信号が当該割込み表示ラッ
チに印加されるのを禁止する手段とをそなえ、第１の割
込み要因からの割込み表示信号がＯＮとなシ当該割込み
表示ラッチがＯＮ状態に設定された後、これを割込み表
示チェック手段がチェックして認識する前に、第２の割
込み要因からの割込み表示信号がＯＮとなった場合、上
記第１の割込み要因の割込み表示ラッチをＯＦＦ状態に
切替えることを特徴とする割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17155182A JPS5960649A (ja) | 1982-09-30 | 1982-09-30 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17155182A JPS5960649A (ja) | 1982-09-30 | 1982-09-30 | 割込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960649A true JPS5960649A (ja) | 1984-04-06 |
| JPH022174B2 JPH022174B2 (ja) | 1990-01-17 |
Family
ID=15925222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17155182A Granted JPS5960649A (ja) | 1982-09-30 | 1982-09-30 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960649A (ja) |
-
1982
- 1982-09-30 JP JP17155182A patent/JPS5960649A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022174B2 (ja) | 1990-01-17 |
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