JPS5960800A - デイジタル半導体回路 - Google Patents
デイジタル半導体回路Info
- Publication number
- JPS5960800A JPS5960800A JP58155692A JP15569283A JPS5960800A JP S5960800 A JPS5960800 A JP S5960800A JP 58155692 A JP58155692 A JP 58155692A JP 15569283 A JP15569283 A JP 15569283A JP S5960800 A JPS5960800 A JP S5960800A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- address
- test
- transistor
- semiconductor circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本宅間は、モノリンツクに集積されたデイジタル半導体
回路であつ−Ｃ１外部アドレス信号を与えられディジタ
ル半導体回路のアドレスすベキ部分を制御１−る役割を
するアドレスデコーダが設けられている半導体回路に関
す・５゜特に本発明は、行アドレスデコーダも列アドレ
スデコーダも設けられている集積半導体メモリマトリク
スに関する。 他のモノリシックに集積された半導体回路と同様
回路であつ−Ｃ１外部アドレス信号を与えられディジタ
ル半導体回路のアドレスすベキ部分を制御１−る役割を
するアドレスデコーダが設けられている半導体回路に関
す・５゜特に本発明は、行アドレスデコーダも列アドレ
スデコーダも設けられている集積半導体メモリマトリク
スに関する。 他のモノリシックに集積された半導体回路と同様
【（、
こσ）ような回路の一部分にも、その製造後にテストが
行なわｉｔろ。簡単な集積回路では、たとえば人カオ６
よびその内部状態のすべての可能な組み合わせな設定し
、そ２’Ｌにより特定の出力状態が〈 生ずるか否かにより機能テストが行なわれろ。そ１ｔｖ
ｃ対して、複雑な集積回路では、テストの完全さと、不
完全なＩＣチップが装置に組み込まｉする確率との間の
費用的にＪ！適な折衷が計ら、Ｉする。さらに、現在行
なわれている機能テストは純粋な機能テストとならんで
、ＩＣチップ上のテスト回路による種々の技術的および
電気的パラメータの測定をなんでいる、 本発明の目的は、冒頭に記載した種類の半愕ｒ本回路に
おいて、わずかな追加費用でチップの不良発見の確実さ
を著しく高め得ろようにすることであ石。 この目的は、本発明（（よ几ば、冒頭に記ヘシした種頃
のデ・イジタル半導１．に回路に３６いて、集積回路の
臨界的個所またはそｉｌとモノリシックに一体化さｉｔ
たテスト回路に通じておりまたアドレスデコーダの仲介
なしにアドレスデコーダ用に設けら１１゜ている外部ア
ドレス入力の少なくとも一部分により制御され得ろテス
トデコーダのアクティブ化および同時にアドレスデコー
ダのパッシブ化を特定の切換信号に基づいて行なう切換
部分とが計１ｔていること′ｊａ：特徴とするモノリン
ツクに集積さ２ｔたディジタル半導体回路により達成さ
れろ。 集積されたディジタル半導体回路の通常動作からテスト
デコーダにより行なわｉするテスト動作への切換は、た
とえばそのために専用に設けらｉｌテいる集積回路の信
号入力鶏に外部から与−えら７’Ｌ、そこから切換部分
に伝達されろ切換信号によりトリガされ得る。しかし、
通常動作にも弔いらＪする信号人力瑞ｔＣ外部から特定
の人力信号σ）組み合わせをり、えろことによつ−Ｃ１
切換ｆ言号を集積回路の内部で発生させることも可能で
ちる。この組み合わせにより内部の回路部分がアクティ
ブ化され、それにより（コノ換信号が発せられて集積回
路内の切換１；１分に伝達されろ。さらに、本発明によ
る集積回路のテスト動作もしくは通常動作にブライオリ
ティ？与えることも町）ｔである。 μ下、図面ｌ（より本発明を一層詳細い：説明・する。 第１図には、通常のメモリのグロック回路に、そのメモ
リモジュールのテストを簡単に行なうための本発明に訳
る装置が、負加して記入さｊｔてぃろ。 参照符号Ｓ Ｐ Ｍ Ｉｒ：付けられているθ）は、制
御回路を何するメモリセルがら通常θ）ように構成され
たメモリマトリクスであり、こＴ′Ｌはアドレスデコー
ダＡ 、ｒ） Ｕ２′ｉＸ：介して一方では行ごとにま
たイル方で１丁列ごとＣてアドレス可１１ヒである。メ
モリマトリクスＳＰＭ・・丁こｔｎ 目的でアドレスデ
コーダＡＴ）Ｅのデコーダ出力端ＩＶＣ接続されている
。また、メモリマＩ・リクスＳＰＭは多数σ）外部制御
入力端１３Ｉ。 Ｂ２．・・・ Ｂｎを備えており、これらは通常σ）よ
うＣで溝成さｉ’してマトリクスＳＰＭに接続さノｔて
おり、メモリ内に記憶さ几たデータを外部に供給する役
割をする、アドレスデコーダは各１つのバラノア回路Ｉ
ＮＪ、 ＋ 、ＢＵ２＋ −−−ＢＵｒｎを介して
外部アドレス入力端Ａ、、Ａ２． ・・・Ａｍの各１
つと接続されている、 さて、本発明においては、集積回路内にテストデコーダ
Ｔ Ｉ） ＥＥおよび切」４６部分ＵＳが設けらｉｔで
いろ。集積回路のアドレス入力端すなわち外部信号入力
端ＡＩ Ｉ Ａ２ 、 ・・・Ａｍはテストデコーダ
’ｌ” ｌ） Ｅ Ｋも信号を辱え、そ１１．によって
本発明によるテストデコーダ’Ｉ’ Ｄ Ｅのアクティ
ブ化およびアドレスデコーダＡＤＥの非アクテイブ化が
行なわｉ’Ｌ得る。 こｆハ状態は、アドレス入力端に数え入れら′ｉｔない
外γ１ト！■子？介してり、えらｆｌ、 ７）切換信号
Ｘ１またはＩＩＪ 、ｉｌｉ％信′；′ｉ、Ｘ ２ Ｋ
鳩づいて得られる。これらθ）切換［計りは、信号人力
ＶＦＩ（１＋ Ｂ２ ＋ ・・・Ｂ（６’Ｃおける
背定の信号、！ｕみ合わぜの際１ｔζ回ＩＩ”； ゛ｒ
６分Ｕ、ＥＳにｊ二り発４甚＼ｉｔろ。テストデコーダ
ＴＩ）■はアドレス入力！、ＭＡＨ＋ Ａ２ ＋ ・
・・Ａｍを介して得ら几たアドレス信号に基づいて集積
回路Ｑ）臨界的個所またはチェックθ）ために専用に設
けらｉｌ、たテスト回路（債債ｆ６＋路を含む半導体チ
ップの上に設けらｉｔている） ？ｆｆ１ｌｌるｉｌｌ
−ｉ−ｙ、５ 、後者は単にチェックｑ）目的でチッ
プ内（（設けらハ、ている回路部分である。 テストデコーダ゛じｌ） Ｅ ；ｆｌ・らアドレス−ｔ
べき、または制「い−ベき回ＩＩ゛各４分ぼ第１図中（
・こ参照な２１号ＴＩＤ。 、ＴＥ２． ・・・ ７１号、を付けて示さＪ’して
ぃろ。 制御信号Ｂ、、Ｂ２． ・・・ Ｂｎ およびアドレ
ス信号Ａ１．Ａ２ 、 ・・・八〇により、第１図に
示されている災、債ｒ５ＪＦ′者の通常Ｎ作の間・：仁
、そρ〕つとリクエストされ７゛二ＢＵ、、 ・・・
ＢＵ、ｎおよびメモリマトリクスＳ Ｐ ｈ■が通常
θ）ように制御、さｆｔろ。 そσ〕際ｊｌ二、個々の外部アドレス人力”、ｓＡ１＋
Ａ２、・・・ Ａｍセ介して佳えら几たアドレスビ
ットσ）組み合わせり・ら、アドレスデコーダＡＩ）Ｅ
を介して（ｆなわちマトリクスＳＰＭの行ごとのアドレ
ス指定および列ごとのアドレス指定を行なう部分な介Ｉ
７て） 、７（Ｌ）ビつどアドレスによりリクエストさ
ｉｔたノモリマ） ＩＪクスσ）行または列に与えろべ
き［ＩＪ叩１ｊ信号が発生され、それらが入力端１を介
してマトリクスＳｐ↑Ａ内に到達ｆゐ。切換１１５分Ｉ
Ｊ Ｓ ＶＣ属ｆ−５４除売線４・？介して、通常動作
σ）間は、テストデコーダ１’ Ｑ Ｅ Ｏ）ｆべてか
不作動状９ Ｋおか几５゜ テストデコーダＴＩ）Ｅのアクティブ化（！、メモＩＪ
＋ね通常動作中には生じない信号組ツノ、合わせがメ
〔リマトリクスＳＰＭθ〕クト部、伺師人力÷ｉＡｔ
ｉ（＋ 、・・・Ｂ１７１にＩｊ−えらオすることによ
り回路部分Ｕ Ｓ Ｓ如より形成される切換信号；（２
ｖｃよって行なわれ得ろ。 また−Ｉひσ）アクティブ化は、通常動作７ノ・らテス
ト動作−＼の切換θ〕ために専用に設けらｉｔている外
部（ｆｆｉ号人力・瑞Ｘ、を介してり、えら几ろ切換信
号″（１によっても行な」っ几１りろ。ここで言及オペ
きこととＩ−て、テストデコーダＴＩ）ｌ）ｒ＋）アク
ティブ化およびそｔＬに伴なうアドレスデコーダＡＩ）
Ｅのバッンブ１ヒは、テストデコーダＴＤＥが信号Ｘ１
またはＸ２ン介して人力２ ＶＣ，Ｊ：すＥ＋’Ｊ （
ｉｔ ； ｉＬ６時Ｋ ｕ）ミｉｉＪ能である。 アドレス入力端ＡＨＨＡ２１ ・・・Ａｒｎはテスト
デコーダＴＯＥの信号入力端とも接続さ几ているので、
テストデコーダ動作中にたとえばチップ内に設げら几て
いる特ψ１１なテスト回Ｗｓ ’ｌ”、 ｌ（＋ 、
Ｔ Ｉ号。 、・・・ ＴｇＳ（集積半導体回路θ）通常動作のため
には必要とされない回路部分）をテストデコーダ’ｆ’
ｌ） ！２から当該のテスト回ｈ”Ｓ ’Ｌ ＦＥ、
＋ ・・・ＴＩ号Ｓに３＋−ロする接１゛売線７・？
介してアクティブ化ｆ％）ことも７Ｈ１ｒ、Ｂてあ＝）
ＱＬかし、テスト１ｉｌｌ＆ ’Ｊ’ ｌ＞ ｌ＋ Ｔ
＋号Ｓをｉ＼）（（σ）デ・イジクル集債回路ａ）一
部分どして形ｒｉｙ−Ｊ−る、二とも１１］能でちる。 テストデコーダ’ｌ’ Ｄ ＴＬにより一アクテー１フ
゛化きルたｆ周／、のテスト回Ｆ”＋ Ｔ Ｅ ＋。 ・・・ ＴｌｇｓＫより得らｉｔたテス［１！：（たと
えば始動：Ｉ圧、抵抗などθ）テスト結果）はそ几らの
信号出力端からテストデコーダがＴ１つ民に戻され、そ
の７３＋７）利用θ）！こめにテストデコーダＴ Ｉ）
Ｅの外１５信号出力端ＹＶｃ！ｊ、えらｉ”Ｉ−ろ。 また、たとえば、テストデコーダＴ Ｄ Ｅからメモリ
Ｓ ｐ ｒｙ ｔ／ｃ通ずる導線６を介（−て、メモリ
全体のｉｔｉ制御７テスト動作用に変更−ｔにとができ
る。たとえば、この変更は／−ケンス制御、読取り信号
ｉｉ］１１足などのテストσ）目的で行なわ７’Ｌ得る
。 ＭＯＧ −Ｉ Ｃ上のデコーダを介して公知のように了
ドレスに、Ｌり種々の回路ｊ４３分ｉ＋″−選択的にリ
クエストさｉｔ得ろ。ディジタル半導体回路θ）通常動
作中［（こけ回路部分を選択し得ないＣＩＣ上θ）〕テ
テストデコーダＴＩ） Ｅは信号Ｘ１またはＸ２０）発
生（Ｃ、Ｊ： ７）ＬＩｌ換ｒ、ｌ（＜） Ｕ Ｓ ノ
動作ｉｆｉ 、’４１；づイテ−７’ クチ’１ フ化
されろ。そ、１シに伴ない、テストデコーダＴＤＥは！
３Ｊ ！Ｉ！３内Ｃ′コ設げられている他θ）デコーダ
と同碌に作動し、ＩＣσ）通常動作中には決してリクエ
ストさＪｔないであろう一！ｊ定の回ＦＦＳ ”−＜す
・クエストする。 テストデコーダに与えらｉ”Ｌる電圧により、前記Ｏ）
ようｌ（、回路内に設けられて鉛つテスト目的には使用
されない１１１２の−ｔべてのデコーダは非アクテイブ
化さハ、７）θ）で５回路内でのそｎＪつ０）機能は無
効にされる。このことは、接続線３を介しての回路部分
Ｕのｆｉｌｌ揮１を可能にする。 テストデコーダＴ Ｉ） Ｅ’ａ＝用いて冗長性回路９
＋７クエストｆることも、たとえば集ｒ〜ディジタル
゛ト導体回路の内部の」１］定の際に回路４０更（ディ
ジタル半導体回路の通常動作中には生じないもａ）も含
む）ン行な５ことも町１１ヒであろｂ テストデコーダＴ１〕巳の簡単な実栴例における４要な
前提は、回路〆ｌ）他のデコーダ、すなわちアドレスデ
コーダＡｒ）■、に粘けろ特定θ）選択原理の使用であ
る。これは、各外部アドレスＡｉ に対して内部で一対
θ）信−号、ｆなわち信号ＡｉｌおよびＡ・、が発生さ
れろとうに構成されている。論叩２ 的゛１゛レベルもＬ ＜は論理的゛Ｏ“レーくルｉｃ相
当ｆろそＯ”＋つどのアドレス人力Ａ１のアドレス清報
ＡＫ関係して、両信号メツ）一方θ）みが正′ミ圧とな
り、曲］Ｉテσ）信号は論理的１１０ Ｉ＋レベルすな
わち基準罹位Ｖ８Ｓにとどまる。正電圧はそσ）一つど
、ＩＣ上にテストデコーダＴＤＥとならんで設けらｔ’
していろアドレスデコーダの半分を非アクテ・「プ化す
鵠換言すれば、このことは、】つσ）アドレス入力端Δ
１乞介して了ドレスデコーダＡＤＥＫ与えら几ろ各１ド
レス信号がそれぞｉＬ２つの互−・に反転さＪｔたアド
レスｆ言号に通じ、それらσ）うら一方はＩＣ内に用い
らｉｔている論理的“１′ルベルまた他方は論理的″０
“レーくルに相当し、ただしそＸｔらのうちデコーダＡ
ＤＥ内の内部アドレシングのために（まそのつどただ１
・つの信号が接続さｉ’Ｌ゛Ｃいろことを意味−ｆる。 この関係を第２川により説明する。第２図（゛工１つＵ
）アドレスデコーダＡＤＥ用θ）通常のＭＯＳ回路−Ｃ
あり、同一のチャネル形式を有するＭＯＳ）ｔＥ界効果
トランジスタｉ，、ｔ２， ・・・ ｆ．ｍ（ｍ−ア
ドレス人力−’＋ｌｏ Ａ ｉ の％：Ｈ ｉ−１．２
，−、、 ｍ））と、これらと同一の形式θ）別の３
つのトランジスタＴ，．Ｔ．，Ｔ３ と、Ｊつめコンデ
ンサＣとからｍ Ｄ’ｉさ１ｔていＺ）。個々Ｉノ）ア
ドレス入力端にそ几ぞｉｔ，！：Ｊ応づけらｔｌ−てい
るＭＯＳｔＥ界効果トランジスタＬｌ ＋ ｔ２ ＋
”” ｎｌはそｉｔらσ）ソース：＜ｆ，ｉ子で楠
準電位Ｖ ８９ Ｖｃ− またそれらのドレインで１つ
の共通の接続イｍ点Ｅ〔（（妾続きｔｔて粘り、そこか
ら、メモリの予充電クロックφＩＫより制御さ１するＭ
Ｏ Ｓ Ｎ”ｔＴ効果トランジスタＴ３を介して他σ
）９Ｌン７Ｘ’； ％イ，′ｌＶ Ｃ．：ＩＣ ％続さ
ｉｔでイル。筬ｉ，ｉ ｉ；ｉ− ’点ｔｒハ． ケー
トで同じ（他の９（、恰電位Ｖ。Ｃに接続さ２ｔている
別のＭｔ）Ｓｉ界効果ｌ・ランジスタＴ２を介して、一
方ではコンデンザＣＶ介して基準゛電位Ｖ，Ｋ。 またｆル方では、ソース゛ＣデコーダＡＤ［ｌ：、Ｊ：
り選択“１− ヘキＨＴＪｇ路！′１μ分（第１図によ
るメモリマトリクスＳＰＭ内ｔｔ”ｒ回路部分または曲
の選択ｆべぎ回路部分）Ｋ通ずろＭｆ）Ｓ心５￥効果ト
ランジスタＴ１のゲートに４〆続さ」している。こＯ鴎
１すＳ１界効果ｌ・ランジスタｒｌのドレインはトリガ
クロックσ）パルスφ２をり．えら几ている。回路内に
使用さノ１。 ろＭ ｌ） Ｓ電界効果トランジスタは一般に自己阻止
ビｔの１１チャネルＭｆ）Ｓ−ＦＥＴである。 第３図には、クロック信号φ１およびφ２ならびｌ・′
Ｃ（ｊｉ！ｉｌ ／ｒの゛アドレス１言号Ａｉ′の時間
的経過が示さ２ｔている。予充電クロックφ１により接
続節点には各動作サイクルの初めに他の供給電位ｖｃｃ
に予充電さｉＬろ。放電は個々の動作サイクル内で個々
のアドレストランジスタｊ，．，ｆなわちトランジスタ
Ｌｌ＋ ｔ２＋ ・・・ ｔＶ介して可能である。 ｍ ′ Ａ，ないしＡｍは先ｖｃ５己載したＡｉ＋およびＡｉ２
σ）形式の４３号である。デコーダｊ妾続節点■（が放
電さツ１，ていなけ礼ば、ｌ・リガパルスφ２がトラン
ジスタＴ，を通さオｔ、いず１ｔか１つの池σ）回路部
分？制御し得ろ。 第４図には、本発明により集積回路内に１阻み込ま１１
，るテストデコーダＴＤＥの有利な実倫例か示さｉｔて
いる。これは１つのコンデンサＣ と、アドレスデコー
ダＡＯＥ内のトランジスタと同一形式−ｔ ｙｘ、 ワ
チ’！〒１（エンハンスメント形の７・つのＭ’、）３
−ＦｌりＴとを含んでいる。トランジスタＴ１ はそグ
）ドレインにトリガパルスφ２を与えらりｔ、またその
ソース端子て、予充電パルスｈ１ により制御さ、Ｉｔ
ろヘクＯＳ電界効果トランジスタＴ２ ｋ介して基準電
位Ｖｓｓに接続さり１、ている。両Ｍ＋）Ｓ電界効果ト
ランジスタＴ、 およびＴ２ σ）間からテストデコー
ダの出力端３が取り出さ；Ｉｔでいる。トランジスタＴ
Ｉ σ）ケートはコンデンサＣ”を介して同じく基準電
位Ｖｓｓに接続さスｔている、さらに、トランジスタＴ
、 のイｒ−トは、一方では両へ１０Ｓ電Ｗ効果トラ
ンジスタＴ５ およびＴ、θ）直列回路７介１−て接続
節点ｆｃ Ｋ、また他力では予充％りｏツクφ、によ
り制御さｎ−７）Ｍ ｔ）Ｓ −ＦＥＴＴ８ を°介
して基・（へ這（ＩｒＶ８８に１妾続さ２ｔている。 出力トランジスタ゛ｒ１ と接続節点ｆぐ との間
・きコ接ｊ売−「るトランジスタＴ、およびＴ。の’６
１’Ｊ ｊ：叩のイ土方についてし丁、後でまた詳細に
説明″［る、接続節点Ｋ についてさらに言及すべきこ
ととして、この接続β１１点は、予充電クロックφ１
により制御さｉｔろ！１１）Ｓ電界効果トランジスタ対
７ を介して基準電ｆｌｋＶ、に妾続さｉｔており、ま
たこの接続節点は別の電界効果トランジスタＴ４σ）ノ
ースに接続さ几ている。こσ）′電界効果トランジスタ
対、は別σ）ＭＯ８電界効果トランジスタＴ３ を介し
て別の供給”’Ｉ−（ＩＬ Ｖ ｃｃと接続さｉｔてい
る、接続節点ＥＣを出力トランジスタＴ、 ＋τ接続
するトランジスタ対Ｔ、 、 Ｔ、 と、接続節
点Ｋ”を供給ｉ（■ｖＣＣに接続するトランジスタ対”
Ｊ７Ｃ３−１゛４ との制１ｉ１１θ）仕方に′〕い
て説明１−る１両トランジスタｌＪ Ｋ １．５いて、
そ几ぞれ一方のトランジスタは−ｒドレス［言号Ａ１１
により、また他方のトランジスタは反転さ几た信号Ａｉ
２により制御さ２’Ｌろ。第４図の場ｐｉ Ｉｃは、接
続節点［（と供給電位ｖ、：、２との間の回路では接続
筒点から遠いほうＣ）トランジスタＴ３ が、また接
続筒点Ｋ と出力ｌ・ランジスタＴ、 との間Ｏ）回
路では接続節点１（に直接１婁続さハ”′ているトラン
ジスタＴ、 がアドレス１言号Ａ１１ により制ｊｔｖ
され、他方θ〕トランジス４Ｔ。 またはＴｏ は反転されたアドレス信号Ａ ｌ ２
１”ｌ：より制御されろ。 第４図によるテストデコーダＣハ作用を以下して説明−
ｔｂ６１つの外部アドレスＡｉを与えらｎ、；５と、Ｉ
Ｃ内部では内部選択に携づいてＡ１１またはＡ１２θ）
みが正電圧に接続さ、ｉする。それＶｃ応じて、接続節
点■（と供給電位■ＣＣとσ）間の両トランジス〃Ｔ、
およびｒ４′−θ）一方が閉止さｉｔろ。同シ二二と
が、接続筒点［（と出力ｌ・ランジスタＴ、との開θ）
トランジスタＴ５ ’、！６よびＴ６ とσ）直列
回路についても成り立つ。虚数σ）サイクルに］ったろ
接続セ１）点Ｋ の充電を避けるため、前記θ）よう
（Ｃ予充電りｌコックφ、により制御さ、れろトランジ
スタＴ７ カー設けらｉｔている。加えて、接続節点
■（と出力トランジスタＴ、のケートとの間の両トラン
ジスタＴ、およびＴｏ はトランジスタＴ３ １支び
、ｒ、−％と反対の舶序で制御部；５第１ろ。さらに、
予充電クロックφ、Ｋｆ、す、コンデンサＣ“を橋絡−
「ろＭｆ）Ｓ電界効果トランジスタＴ、火介して、場合
１・でよりＣは充・電さ几た出力トランジスタｌ［ｌ、
のケートが放′屯されろ、 前記θ）よう１で、第４図によるテストデコーダθ）出
力Ｉ’、：Ｍ ３はトランジスタＴ、のソース端子と、
基準゛毘位Ｖ８８に通ずるトランジスタＴ２ のドレ
イン端ｒとから取り出さ２ｔている。トランジスタＴ２
′・ン）役割は、テストデコーダσ）出力端３を予充電
期間中は予充電クロックφ１により基準１位Ｖ８８１Ｃ
もたらすことである。こうして、通常動作中１・よ、出
力トランジスタＴ１ σ）ドレインＶＣ与えらノＬろ
ト □リガタロツクφ２は決して通さ第１．な
い、、第５図に示さλｔているテストデコーダＴＩ）Ｅ
σ）回路部分がこｉｔを初め゛Ｃ可能にする。 第５図θ）回路部分は２つのＭＩ）Ｓ電界効果トランジ
スタＴ、 およびＴｏｏ の直列回路７介んでおり、
そｆ７〕一方の接続端にはアドレス信号Ａ１１が、また
他方θ）接続端にはアドレス・直置Ａｉ１に対して反転
さ１ｔだアドレス信号へ１２が与えらりｔている。 両トランジスタＴ、およびＴ、。 の間の接続点はこれ
らのトランジスタ（ハゲ−１・と接続さ１ｔてぢ１）、
さらに−）５では端子２（πｊ図中θ）テストデコーダ
Ｔ ｌ） Ｅに陀げる１１？Ｍ子２も参照）に、また他
方てｆ！ 別０）Ｍ ＯＳ ′玉昇効宋トランジスク’
Ｉ’１１ のドレイン−ソース間なｆｉシて基準イ信
ｖ Ｖ ；）Ｂに娶続さｉ’している。このトランジス
タ’Ｉ’ｌ＋ はそσ）ゲートで予充電クロックφ１
により制御されろ。 第５図１に示されているテストデコーダＴＤＥの回路？
・１杯分ては、端子２ＶＣ正覗圧がｔグ、えられ＋ｊ）
ろ。 第１図１．Ｃ、Ｊ：几ば、この或圧は端子２に切換信号
ＸＩまたはＸ ２ ｆ／ｉ：より与えら２１．る。そ０
）後、両）・ランジスクＴ、 および’Ｊ”＋ｏ が
導ｌ巾状態にｌ［ろθ）て、１４号へ１．ｔｈｏよびＡ
１２の間の選択動作′は中１１ユさ几２）。 端子２にＪｊ、えらノした電ＪＩＴは両アドレス信号Ａ
１１および八 乞同時１（正電位にする。それによりア
ス２ トテコーダＴＩ）Ｅ内の出力トランジスタＴ、 が導
通゛法螺に１）訓１ｔＩ１．．” 、ｔｌるθ）て、ト
リガパルスφ２が１１４力瑞３を介してγスト回ＦｉＳ
（たとえば第１図のＴｅ、 ）をリクエストし得ろ
。同時に、同じくアドレス（信号Ａ ］６よびＡ ｉ２
ｖｔＣより、第２図に示さＩ 凡ている形式θ）アドレスデコーダが非アクティブにな
るθ）−〔、そθ）接ｉ’ｆｆｉ ＋２５点Ｉ（がトラ
ンジスタｔ１、Ｌ２．・・・ ＬｍＫより設電さ２を得
ろ。テストデコーダＴＬ） Ｅ Ｋよりテスト回路のリ
クエストσ）際、アドレスＡ・ およびＡ１□とは異な
りデコーダか１ ら導き出さｉＬろアドレスＡｉ ＆、用いることかて゛
きろ。なぜならば、その回路機能はテスト動作中のテス
トデコーダｃノ）回路に影響し得ないからである。 こうして、第１図のテスト回路０）制御が第４図σ）テ
ストデコーダにより行なわ１１得ろ。第１図（ｌこも示
さｎているノニうに、そθ）つとアドレスさノしたテス
ト回路ＴＥ、、ＴＥ２．などから与えらｉまたイ、′ｊ
用は出力、ｙ：Ｆ、： ｙに与えらｔｔろ。そθ）ため
、個々ｔハチスト回路゛１゛１℃＋ ＊ Ｔ Ｅ２など
と出力端子ＹとのＩｆ］ Ｉ／こ、ゲートで第４図によ
るテストデコーダｆ’ＤＥθ）出力端３ ＩＣＪＣ’）
ＦｉｉｌＪ御さオしろ（１図示さ）ｔてい／てい）ト
ランスン゛アトランジスタが設げら几ていてよ１、′。 しかし、信号Ｘ１またはＸ２によるテストデコーダＴ
Ｄ ＩりとアドレスデコーダＡＤＥとの間の切に！！は
、第・１図および第５図で税関［７た方７１，６エリも
而Ｑ（な方法によってもｒテなｊ−）れ１与ろ。に（ハ
場ａ。 テストデコーダ゛ｔ” ｌ） Ｅ ＝よびアドレスデコ
ーダＡ Ｄ Ｅは回路的に互いに同一に、たとえば４２
図６″）ようｉｃ ４７４成さ１％ていてよい。オペて
σ）デコーダＡＤＢ内Ｖ二、ゲート端子Ｘ７有しドレイ
ンで接・１・π節点）εにまたソースでｖｓｓに接続さ
几ている１つの追加的なトランジスタＴｉが設げらルて
い第１ば十分である。第７［図１１４、こｌ））実施イ
チリｒｌ（：対−ｔｌ：）信号Ｘ熔よびマを発′ＩＦ、
ｆ ６ためσ）回路が示さノＩＣいる。 第３θ−ｒＩ））Ｊ、皐ｌへ大と１．て、第１図による
回路に苅−「る特別なｌ１Ｊｌ路［ＪぢよびＵ Ｓケ用
いてｂｙ）所を行なうこともでき／−）。原１１目的ｔ
’１７、こｏ）場Ｇ Ｉｃ （４，１つの１先袷ｉ’＋
： ｆ、２がアドレスデコーダＡＩ）巳または回路的に
そＩｔと同一のテストデコーダＴＤＥにより交互に接続
さノＬろ。第８図および第７図ｆＺｃは、そＪＬに適し
た原理が示されている。 第７図による回路では同様ｈｃ、互いに同一の形式でち
り第２図による本来り）デコーダ内の電界効果トランジ
スタＣ（相当する１１りＯＳ 電界効果トランジスタが
用いも１１ている。第７図にＪ：ろ回路では、第Ｊ ＋
″；／、１で、税関した切換信号Ｘ１またはＸ２をり−
えられる端子は先ず１つσ）オアゲートｏの各１つの入
力端に接続さｉｔている。その出力端は第１のＪν■Ｏ
８電界効果ｌ・ランジスタａσ）ゲートおよび第２σ〕
■〜ｒＯ３電界効果トランジスタｂのドレインに接続さ
ノ］、ている。さらに、第１グ）電界効果トランジスタ
ａのドレインは第２の電界効果トランジスタｌ〕θ）ゲ
ートと接続されている。さらに、第ＪｆＪ〕電界効果ト
ランゾスタａは、負荷として飴のｆ（（給「電位ＶＣ，
，：に接続サス１．ているｉｉ ３ ａ）Ｔｈ／Ｔ Ｏ
Ｓ ’ｌｆ、−界効果トランジスタＣと共に１つのイン
バータタ形成しており、他方第１および第２の１〜ラン
ジスタａ。 ｂは共ｌ１ｆｌ ＬＣ１ツのＲ３，７リソプフロツブｒ
ハ作１月ｋｆ／、。そして、オアゲートＯの出力端コ）
）らは信号Ｘが、まｌこ」二３己・ｆンバータの出力Ｃ
・１％からはそれに７」シて反転さノ１．た信号又が取
り１３さＪ’Ｌ得ろ。 第８図に示さ几゛Ｃいろように、デコーダＡＤＩ℃オ６
よびＴ Ｉ） ＩＥ Ｋ Ｑ；Ｊ −ｒ ７）イＩＬθ
）供、恰ｒ’、 □Ｌ ）Ｉ ＣＣを供給丁イ）端子は
各１つの別” Ｒ４１） Ｓ 電界効果トランジスタｄ
またはｅを介してまとめら１ｔて一方ではアドレスデコ
ーダＡ］つじに、また他方でＶよ回路［１Ｃ・こ設げら
几ているテストデコーダ’ｒ Ｄ Ｉ’）、に接続さ几
ている。七σ）際、アドレスデコーダＡＤＥへＪ）法統
はｉ（５νχ１によＺ）回〜゛各から与えろＴＬる反転
り一１力は号又にＪニリ、またテストデコーダ゛ｒＤＩ
ＩＥ−＼の接本完（↓外反転出）Ｊ信号′（によりＮｊ
ｌＪ釘さｉｌ、ろ。 第１図に含まオしておりジノ換信号Ｘ２を供；イア−ｔ
−ろ１ｉ、ｊＪ路・１５分ＵＳＳは、たとえば通ｒ′ｉ
居彷作中［には生じないパルスＢ１ないしＢｎσ）組み
合す）ぜの際に、（ＸＪＶｃ信弓、 、Ｂ３：圧をイ１
（給−〔るかわりシて）Ｘ２に１言−弓イ尤ノ（二ｆＹ
：ｌ（ｆ合一むるフリノフ゛ノロノフ゛ケーヒノ）−ｆ
る論理デートを含んでいる、この信号組み合わせの再１
隻の牛夢は、両ｌ・ランジスタａ 、ｔ６よびす、す・
らＪ−ＺろＲＳフリップノロツブをリセツｌ−ｆる。論
理回路σ）簡単な例は、たとえば、半惇体回路の通常動
作中に信号Ｂ１およびＢ２が決して同時に生起しない鳩
汀に、よ、入力Ｔ３．および１３□を４１才るアンドゲ
ートてある。 第１図および第２図と結び伺けて最後に言及てさ−きこ
ととして、アドレスデコーダＡＤ包は、】つθ）実、怖
態様では、複数の第２図に４ｇ当″ｆ′ろ回路部分から
成−）ている。この場合、そハ、らに各々設げ＋−）ｉ
していろ出力トランジスタＴ】σ）ノース端子は各１つ
の導線１を介１−て第１図によるメモリ回「１１ｆフ）
−ｒトリクスＳ Ｐ Ｖｌに接続さ２１．ている。 第６図には、例として４つのワード線＼ＶＬ、 。 ＷＢ２．ＷＢ２およびＷＢ４および３つのビット線Ｉ（
Ｔ−、、Ｂ Ｔ、、２および１３Ｌ３ にＪニリｆ、＋
ｌＩ御さ川、るダイ−ノーミックメモリマトリクス＋７
〕回路が示され、でいる。個々のメモリセルＺｒｓσ）
位置は２つの添字に、−ｊ：り謬さノ１ており、第１の
添字ｒ・ま所属のワード線θ）番号？、また第２の添字
は所属のビット線０）酢２）を示してい２）。 公知０）、ｊ： ’） ｉｃダイカミツクＭＯ８−ＲＡ
Ｍメモリで（・ヨ、メモリセルＺｒ８も読取り信号も、
メモリを動作きせろ機能に決・定的（（関与する臨界的
な点に舅していＺ）、Ｉ−かし、そ第１らはテストデコ
ーダ’ｌ’ ｌ） Ｅ ヲ動ｆ’５ ｆｉ セろ役割も
−ｆろ。第６図に示さス１ていイン１う１で１（固々０
）メモリセルＺ は所属の第Ｓ ｒワード線＼ＶＬｌ−および所属θ）第Ｓビット線１１
シ。 の交点にｆｎ置している、こ１’Ｌものワード線＼：Ｖ
Ｌ ｌ＋ＷＬ ２などＯ’＋ Ｊ ツがｈ■動３ルア）
ト、駆Ｊ＊ＪＪ ；’： Ｊ’Ｌ タワート線θ〕−「
べＣのセルはそｉｌぞ１１．所属（Ｊｌ ヒ’７１・線
１１ Ｌ、 、 １３１−、なと゛に接続さＢ１イ）
。こうして、個））＋ｎセルＺ１・３内に’ｆＫ Ｎｉ
ｉとして紀憶さ几“Ｃいる情’、’１４ ” −Ｃ’
” ’ｃル所ｍのピッｌ−線ｔピ経て読−々出ぺλ１
．ろ。 そノ１− ｉ（、ニー１１．、＜千ど１曲〔）、（準信
号との比較ｔ６よびぞオｔｉｃ続く憎′・！・帛）θ〕
後、こθ）ようにして読ノ・、出−５，比だ１１１÷１
）；１さらに！ＪＩＬ ＋１１さハ；、、、、−ｇ−へ
てσ）メモリセルＺｙ３は、通゛、へ゛、てさるかぎり
同一に構成されている。 テストデコーダ゛ｆ：ＯＥＵて対Ｉ、てリクエスト可能
なセルテスト同トＩ′３は、メモリの通常動作用のメモ
リセルＺｒ３に比較して幅差４有するセルヵ；所属して
いる１つのワード線またはｌっσ）ビット線から成って
いてよい。たとえば、こσ）偏差はメモリ容量η）大き
さθ）（帰差であってよい、、通常ｒハメｅリセルから
偏差しているメモリセルが所属しているＩＱＩＩワード
線まｔこはビット線ａ）１渥１１ぐにより、仙常のメモ
リ動作と同様の仕方で、偏差した特性をイ１′ｆるセル
σ）各々がリクエストさｉｌ得ろ。こび）ような偏差し
たメモリセルを設けら几ているヒルテスｈ ｉ％ｊＪ＋
の選択はテストデコーダＴ ＯＥ ｒｃより行なわｉｌ
、他方通常のメモリセル（すアドレスデコーダＡＤＥを
介してθ）み利用可能である。こＣハようなセルアスト
回路を用いて、特にメモリセルの変更さｉｌだ特性と関
係して集積回路の機能に口１ｆる屯甥なデータが得られ
ろ。この変更さｆした特性が、／モＩＪ （ｎ ティメ
ンジョンであ）ｔば、メモリセルの［ｉｉ債増大に関連
づけらり１．ろ読出し信号増大の対応づけが＋４）］ら
かになる。もう１つｒハ可沌２−ｔは、テストデコーダ
により可能なこのようなテスト方法に埜づいてメモリセ
ル１７”ｌ’−・ｊ法とダミーヒル（敞憔セル）・７）
相応のす法とη）最適比を従来の方法による場合、１：
りも正！、′ケにポめ得２）、：とにある、同じことが
、たとえば、メモリの；［り造の際の技術θ〕変更′＆
：浦１１貧・′ぐるため最小必要なセルの大きさσ）変
化の確定（・コメＪしてもあてはまる。 本発明が、外部アドレス信号２ンケ−えら）１．ろデコ
ーダケ有する他の集積ディジタル半導体重ｈ′？１にも
有利にＬ色用可能であろ・−とはもちろんである。さら
に、アドレスデコーダおよびテストデコーダケ１チャネ
ル〜１１） Ｓ ：ｉ支術たとえばバイポーラ技ヤ灯・
したはＣＩＶｉＩ）Ｓ 技術で実現−・「ることも容
易に可能である。 第４図および第５国に、Ｊ：るテストデコーダσ）実施
例で必要とさＪＬるＬうな相補１牛アドレス信号θ）発
生に関しては、たとえばｊ）ｉｅｔｒｉｃｈ Ｂｑｃｋ
ｅｒお」二びＩｒｅ ｉ ｎ ｚ Ｍｉｉｄ ｅ ｒ
著 ” Ｈｏｃｈｉｎｔｅｇｒｊｅｒｔｅ ＭＯ
！Ｅ−ＳＣ１ＳＣ１１ａｌｔｕｎ ” （１９７２年）
第９４〜９６頁に記載さフ］ている。
こσ）ような回路の一部分にも、その製造後にテストが
行なわｉｔろ。簡単な集積回路では、たとえば人カオ６
よびその内部状態のすべての可能な組み合わせな設定し
、そ２’Ｌにより特定の出力状態が〈 生ずるか否かにより機能テストが行なわれろ。そ１ｔｖ
ｃ対して、複雑な集積回路では、テストの完全さと、不
完全なＩＣチップが装置に組み込まｉする確率との間の
費用的にＪ！適な折衷が計ら、Ｉする。さらに、現在行
なわれている機能テストは純粋な機能テストとならんで
、ＩＣチップ上のテスト回路による種々の技術的および
電気的パラメータの測定をなんでいる、 本発明の目的は、冒頭に記載した種類の半愕ｒ本回路に
おいて、わずかな追加費用でチップの不良発見の確実さ
を著しく高め得ろようにすることであ石。 この目的は、本発明（（よ几ば、冒頭に記ヘシした種頃
のデ・イジタル半導１．に回路に３６いて、集積回路の
臨界的個所またはそｉｌとモノリシックに一体化さｉｔ
たテスト回路に通じておりまたアドレスデコーダの仲介
なしにアドレスデコーダ用に設けら１１゜ている外部ア
ドレス入力の少なくとも一部分により制御され得ろテス
トデコーダのアクティブ化および同時にアドレスデコー
ダのパッシブ化を特定の切換信号に基づいて行なう切換
部分とが計１ｔていること′ｊａ：特徴とするモノリン
ツクに集積さ２ｔたディジタル半導体回路により達成さ
れろ。 集積されたディジタル半導体回路の通常動作からテスト
デコーダにより行なわｉするテスト動作への切換は、た
とえばそのために専用に設けらｉｌテいる集積回路の信
号入力鶏に外部から与−えら７’Ｌ、そこから切換部分
に伝達されろ切換信号によりトリガされ得る。しかし、
通常動作にも弔いらＪする信号人力瑞ｔＣ外部から特定
の人力信号σ）組み合わせをり、えろことによつ−Ｃ１
切換ｆ言号を集積回路の内部で発生させることも可能で
ちる。この組み合わせにより内部の回路部分がアクティ
ブ化され、それにより（コノ換信号が発せられて集積回
路内の切換１；１分に伝達されろ。さらに、本発明によ
る集積回路のテスト動作もしくは通常動作にブライオリ
ティ？与えることも町）ｔである。 μ下、図面ｌ（より本発明を一層詳細い：説明・する。 第１図には、通常のメモリのグロック回路に、そのメモ
リモジュールのテストを簡単に行なうための本発明に訳
る装置が、負加して記入さｊｔてぃろ。 参照符号Ｓ Ｐ Ｍ Ｉｒ：付けられているθ）は、制
御回路を何するメモリセルがら通常θ）ように構成され
たメモリマトリクスであり、こＴ′Ｌはアドレスデコー
ダＡ 、ｒ） Ｕ２′ｉＸ：介して一方では行ごとにま
たイル方で１丁列ごとＣてアドレス可１１ヒである。メ
モリマトリクスＳＰＭ・・丁こｔｎ 目的でアドレスデ
コーダＡＴ）Ｅのデコーダ出力端ＩＶＣ接続されている
。また、メモリマＩ・リクスＳＰＭは多数σ）外部制御
入力端１３Ｉ。 Ｂ２．・・・ Ｂｎを備えており、これらは通常σ）よ
うＣで溝成さｉ’してマトリクスＳＰＭに接続さノｔて
おり、メモリ内に記憶さ几たデータを外部に供給する役
割をする、アドレスデコーダは各１つのバラノア回路Ｉ
ＮＪ、 ＋ 、ＢＵ２＋ −−−ＢＵｒｎを介して
外部アドレス入力端Ａ、、Ａ２． ・・・Ａｍの各１
つと接続されている、 さて、本発明においては、集積回路内にテストデコーダ
Ｔ Ｉ） ＥＥおよび切」４６部分ＵＳが設けらｉｔで
いろ。集積回路のアドレス入力端すなわち外部信号入力
端ＡＩ Ｉ Ａ２ 、 ・・・Ａｍはテストデコーダ
’ｌ” ｌ） Ｅ Ｋも信号を辱え、そ１１．によって
本発明によるテストデコーダ’Ｉ’ Ｄ Ｅのアクティ
ブ化およびアドレスデコーダＡＤＥの非アクテイブ化が
行なわｉ’Ｌ得る。 こｆハ状態は、アドレス入力端に数え入れら′ｉｔない
外γ１ト！■子？介してり、えらｆｌ、 ７）切換信号
Ｘ１またはＩＩＪ 、ｉｌｉ％信′；′ｉ、Ｘ ２ Ｋ
鳩づいて得られる。これらθ）切換［計りは、信号人力
ＶＦＩ（１＋ Ｂ２ ＋ ・・・Ｂ（６’Ｃおける
背定の信号、！ｕみ合わぜの際１ｔζ回ＩＩ”； ゛ｒ
６分Ｕ、ＥＳにｊ二り発４甚＼ｉｔろ。テストデコーダ
ＴＩ）■はアドレス入力！、ＭＡＨ＋ Ａ２ ＋ ・
・・Ａｍを介して得ら几たアドレス信号に基づいて集積
回路Ｑ）臨界的個所またはチェックθ）ために専用に設
けらｉｌ、たテスト回路（債債ｆ６＋路を含む半導体チ
ップの上に設けらｉｔている） ？ｆｆ１ｌｌるｉｌｌ
−ｉ−ｙ、５ 、後者は単にチェックｑ）目的でチッ
プ内（（設けらハ、ている回路部分である。 テストデコーダ゛じｌ） Ｅ ；ｆｌ・らアドレス−ｔ
べき、または制「い−ベき回ＩＩ゛各４分ぼ第１図中（
・こ参照な２１号ＴＩＤ。 、ＴＥ２． ・・・ ７１号、を付けて示さＪ’して
ぃろ。 制御信号Ｂ、、Ｂ２． ・・・ Ｂｎ およびアドレ
ス信号Ａ１．Ａ２ 、 ・・・八〇により、第１図に
示されている災、債ｒ５ＪＦ′者の通常Ｎ作の間・：仁
、そρ〕つとリクエストされ７゛二ＢＵ、、 ・・・
ＢＵ、ｎおよびメモリマトリクスＳ Ｐ ｈ■が通常
θ）ように制御、さｆｔろ。 そσ〕際ｊｌ二、個々の外部アドレス人力”、ｓＡ１＋
Ａ２、・・・ Ａｍセ介して佳えら几たアドレスビ
ットσ）組み合わせり・ら、アドレスデコーダＡＩ）Ｅ
を介して（ｆなわちマトリクスＳＰＭの行ごとのアドレ
ス指定および列ごとのアドレス指定を行なう部分な介Ｉ
７て） 、７（Ｌ）ビつどアドレスによりリクエストさ
ｉｔたノモリマ） ＩＪクスσ）行または列に与えろべ
き［ＩＪ叩１ｊ信号が発生され、それらが入力端１を介
してマトリクスＳｐ↑Ａ内に到達ｆゐ。切換１１５分Ｉ
Ｊ Ｓ ＶＣ属ｆ−５４除売線４・？介して、通常動作
σ）間は、テストデコーダ１’ Ｑ Ｅ Ｏ）ｆべてか
不作動状９ Ｋおか几５゜ テストデコーダＴＩ）Ｅのアクティブ化（！、メモＩＪ
＋ね通常動作中には生じない信号組ツノ、合わせがメ
〔リマトリクスＳＰＭθ〕クト部、伺師人力÷ｉＡｔ
ｉ（＋ 、・・・Ｂ１７１にＩｊ−えらオすることによ
り回路部分Ｕ Ｓ Ｓ如より形成される切換信号；（２
ｖｃよって行なわれ得ろ。 また−Ｉひσ）アクティブ化は、通常動作７ノ・らテス
ト動作−＼の切換θ〕ために専用に設けらｉｔている外
部（ｆｆｉ号人力・瑞Ｘ、を介してり、えら几ろ切換信
号″（１によっても行な」っ几１りろ。ここで言及オペ
きこととＩ−て、テストデコーダＴＩ）ｌ）ｒ＋）アク
ティブ化およびそｔＬに伴なうアドレスデコーダＡＩ）
Ｅのバッンブ１ヒは、テストデコーダＴＤＥが信号Ｘ１
またはＸ２ン介して人力２ ＶＣ，Ｊ：すＥ＋’Ｊ （
ｉｔ ； ｉＬ６時Ｋ ｕ）ミｉｉＪ能である。 アドレス入力端ＡＨＨＡ２１ ・・・Ａｒｎはテスト
デコーダＴＯＥの信号入力端とも接続さ几ているので、
テストデコーダ動作中にたとえばチップ内に設げら几て
いる特ψ１１なテスト回Ｗｓ ’ｌ”、 ｌ（＋ 、
Ｔ Ｉ号。 、・・・ ＴｇＳ（集積半導体回路θ）通常動作のため
には必要とされない回路部分）をテストデコーダ’ｆ’
ｌ） ！２から当該のテスト回ｈ”Ｓ ’Ｌ ＦＥ、
＋ ・・・ＴＩ号Ｓに３＋−ロする接１゛売線７・？
介してアクティブ化ｆ％）ことも７Ｈ１ｒ、Ｂてあ＝）
ＱＬかし、テスト１ｉｌｌ＆ ’Ｊ’ ｌ＞ ｌ＋ Ｔ
＋号Ｓをｉ＼）（（σ）デ・イジクル集債回路ａ）一
部分どして形ｒｉｙ−Ｊ−る、二とも１１］能でちる。 テストデコーダ’ｌ’ Ｄ ＴＬにより一アクテー１フ
゛化きルたｆ周／、のテスト回Ｆ”＋ Ｔ Ｅ ＋。 ・・・ ＴｌｇｓＫより得らｉｔたテス［１！：（たと
えば始動：Ｉ圧、抵抗などθ）テスト結果）はそ几らの
信号出力端からテストデコーダがＴ１つ民に戻され、そ
の７３＋７）利用θ）！こめにテストデコーダＴ Ｉ）
Ｅの外１５信号出力端ＹＶｃ！ｊ、えらｉ”Ｉ−ろ。 また、たとえば、テストデコーダＴ Ｄ Ｅからメモリ
Ｓ ｐ ｒｙ ｔ／ｃ通ずる導線６を介（−て、メモリ
全体のｉｔｉ制御７テスト動作用に変更−ｔにとができ
る。たとえば、この変更は／−ケンス制御、読取り信号
ｉｉ］１１足などのテストσ）目的で行なわ７’Ｌ得る
。 ＭＯＧ −Ｉ Ｃ上のデコーダを介して公知のように了
ドレスに、Ｌり種々の回路ｊ４３分ｉ＋″−選択的にリ
クエストさｉｔ得ろ。ディジタル半導体回路θ）通常動
作中［（こけ回路部分を選択し得ないＣＩＣ上θ）〕テ
テストデコーダＴＩ） Ｅは信号Ｘ１またはＸ２０）発
生（Ｃ、Ｊ： ７）ＬＩｌ換ｒ、ｌ（＜） Ｕ Ｓ ノ
動作ｉｆｉ 、’４１；づイテ−７’ クチ’１ フ化
されろ。そ、１シに伴ない、テストデコーダＴＤＥは！
３Ｊ ！Ｉ！３内Ｃ′コ設げられている他θ）デコーダ
と同碌に作動し、ＩＣσ）通常動作中には決してリクエ
ストさＪｔないであろう一！ｊ定の回ＦＦＳ ”−＜す
・クエストする。 テストデコーダに与えらｉ”Ｌる電圧により、前記Ｏ）
ようｌ（、回路内に設けられて鉛つテスト目的には使用
されない１１１２の−ｔべてのデコーダは非アクテイブ
化さハ、７）θ）で５回路内でのそｎＪつ０）機能は無
効にされる。このことは、接続線３を介しての回路部分
Ｕのｆｉｌｌ揮１を可能にする。 テストデコーダＴ Ｉ） Ｅ’ａ＝用いて冗長性回路９
＋７クエストｆることも、たとえば集ｒ〜ディジタル
゛ト導体回路の内部の」１］定の際に回路４０更（ディ
ジタル半導体回路の通常動作中には生じないもａ）も含
む）ン行な５ことも町１１ヒであろｂ テストデコーダＴ１〕巳の簡単な実栴例における４要な
前提は、回路〆ｌ）他のデコーダ、すなわちアドレスデ
コーダＡｒ）■、に粘けろ特定θ）選択原理の使用であ
る。これは、各外部アドレスＡｉ に対して内部で一対
θ）信−号、ｆなわち信号ＡｉｌおよびＡ・、が発生さ
れろとうに構成されている。論叩２ 的゛１゛レベルもＬ ＜は論理的゛Ｏ“レーくルｉｃ相
当ｆろそＯ”＋つどのアドレス人力Ａ１のアドレス清報
ＡＫ関係して、両信号メツ）一方θ）みが正′ミ圧とな
り、曲］Ｉテσ）信号は論理的１１０ Ｉ＋レベルすな
わち基準罹位Ｖ８Ｓにとどまる。正電圧はそσ）一つど
、ＩＣ上にテストデコーダＴＤＥとならんで設けらｔ’
していろアドレスデコーダの半分を非アクテ・「プ化す
鵠換言すれば、このことは、】つσ）アドレス入力端Δ
１乞介して了ドレスデコーダＡＤＥＫ与えら几ろ各１ド
レス信号がそれぞｉＬ２つの互−・に反転さＪｔたアド
レスｆ言号に通じ、それらσ）うら一方はＩＣ内に用い
らｉｔている論理的“１′ルベルまた他方は論理的″０
“レーくルに相当し、ただしそＸｔらのうちデコーダＡ
ＤＥ内の内部アドレシングのために（まそのつどただ１
・つの信号が接続さｉ’Ｌ゛Ｃいろことを意味−ｆる。 この関係を第２川により説明する。第２図（゛工１つＵ
）アドレスデコーダＡＤＥ用θ）通常のＭＯＳ回路−Ｃ
あり、同一のチャネル形式を有するＭＯＳ）ｔＥ界効果
トランジスタｉ，、ｔ２， ・・・ ｆ．ｍ（ｍ−ア
ドレス人力−’＋ｌｏ Ａ ｉ の％：Ｈ ｉ−１．２
，−、、 ｍ））と、これらと同一の形式θ）別の３
つのトランジスタＴ，．Ｔ．，Ｔ３ と、Ｊつめコンデ
ンサＣとからｍ Ｄ’ｉさ１ｔていＺ）。個々Ｉノ）ア
ドレス入力端にそ几ぞｉｔ，！：Ｊ応づけらｔｌ−てい
るＭＯＳｔＥ界効果トランジスタＬｌ ＋ ｔ２ ＋
”” ｎｌはそｉｔらσ）ソース：＜ｆ，ｉ子で楠
準電位Ｖ ８９ Ｖｃ− またそれらのドレインで１つ
の共通の接続イｍ点Ｅ〔（（妾続きｔｔて粘り、そこか
ら、メモリの予充電クロックφＩＫより制御さ１するＭ
Ｏ Ｓ Ｎ”ｔＴ効果トランジスタＴ３を介して他σ
）９Ｌン７Ｘ’； ％イ，′ｌＶ Ｃ．：ＩＣ ％続さ
ｉｔでイル。筬ｉ，ｉ ｉ；ｉ− ’点ｔｒハ． ケー
トで同じ（他の９（、恰電位Ｖ。Ｃに接続さ２ｔている
別のＭｔ）Ｓｉ界効果ｌ・ランジスタＴ２を介して、一
方ではコンデンザＣＶ介して基準゛電位Ｖ，Ｋ。 またｆル方では、ソース゛ＣデコーダＡＤ［ｌ：、Ｊ：
り選択“１− ヘキＨＴＪｇ路！′１μ分（第１図によ
るメモリマトリクスＳＰＭ内ｔｔ”ｒ回路部分または曲
の選択ｆべぎ回路部分）Ｋ通ずろＭｆ）Ｓ心５￥効果ト
ランジスタＴ１のゲートに４〆続さ」している。こＯ鴎
１すＳ１界効果ｌ・ランジスタｒｌのドレインはトリガ
クロックσ）パルスφ２をり．えら几ている。回路内に
使用さノ１。 ろＭ ｌ） Ｓ電界効果トランジスタは一般に自己阻止
ビｔの１１チャネルＭｆ）Ｓ−ＦＥＴである。 第３図には、クロック信号φ１およびφ２ならびｌ・′
Ｃ（ｊｉ！ｉｌ ／ｒの゛アドレス１言号Ａｉ′の時間
的経過が示さ２ｔている。予充電クロックφ１により接
続節点には各動作サイクルの初めに他の供給電位ｖｃｃ
に予充電さｉＬろ。放電は個々の動作サイクル内で個々
のアドレストランジスタｊ，．，ｆなわちトランジスタ
Ｌｌ＋ ｔ２＋ ・・・ ｔＶ介して可能である。 ｍ ′ Ａ，ないしＡｍは先ｖｃ５己載したＡｉ＋およびＡｉ２
σ）形式の４３号である。デコーダｊ妾続節点■（が放
電さツ１，ていなけ礼ば、ｌ・リガパルスφ２がトラン
ジスタＴ，を通さオｔ、いず１ｔか１つの池σ）回路部
分？制御し得ろ。 第４図には、本発明により集積回路内に１阻み込ま１１
，るテストデコーダＴＤＥの有利な実倫例か示さｉｔて
いる。これは１つのコンデンサＣ と、アドレスデコー
ダＡＯＥ内のトランジスタと同一形式−ｔ ｙｘ、 ワ
チ’！〒１（エンハンスメント形の７・つのＭ’、）３
−ＦｌりＴとを含んでいる。トランジスタＴ１ はそグ
）ドレインにトリガパルスφ２を与えらりｔ、またその
ソース端子て、予充電パルスｈ１ により制御さ、Ｉｔ
ろヘクＯＳ電界効果トランジスタＴ２ ｋ介して基準電
位Ｖｓｓに接続さり１、ている。両Ｍ＋）Ｓ電界効果ト
ランジスタＴ、 およびＴ２ σ）間からテストデコー
ダの出力端３が取り出さ；Ｉｔでいる。トランジスタＴ
Ｉ σ）ケートはコンデンサＣ”を介して同じく基準電
位Ｖｓｓに接続さスｔている、さらに、トランジスタＴ
、 のイｒ−トは、一方では両へ１０Ｓ電Ｗ効果トラ
ンジスタＴ５ およびＴ、θ）直列回路７介１−て接続
節点ｆｃ Ｋ、また他力では予充％りｏツクφ、によ
り制御さｎ−７）Ｍ ｔ）Ｓ −ＦＥＴＴ８ を°介
して基・（へ這（ＩｒＶ８８に１妾続さ２ｔている。 出力トランジスタ゛ｒ１ と接続節点ｆぐ との間
・きコ接ｊ売−「るトランジスタＴ、およびＴ。の’６
１’Ｊ ｊ：叩のイ土方についてし丁、後でまた詳細に
説明″［る、接続節点Ｋ についてさらに言及すべきこ
ととして、この接続β１１点は、予充電クロックφ１
により制御さｉｔろ！１１）Ｓ電界効果トランジスタ対
７ を介して基準電ｆｌｋＶ、に妾続さｉｔており、ま
たこの接続節点は別の電界効果トランジスタＴ４σ）ノ
ースに接続さ几ている。こσ）′電界効果トランジスタ
対、は別σ）ＭＯ８電界効果トランジスタＴ３ を介し
て別の供給”’Ｉ−（ＩＬ Ｖ ｃｃと接続さｉｔてい
る、接続節点ＥＣを出力トランジスタＴ、 ＋τ接続
するトランジスタ対Ｔ、 、 Ｔ、 と、接続節
点Ｋ”を供給ｉ（■ｖＣＣに接続するトランジスタ対”
Ｊ７Ｃ３−１゛４ との制１ｉ１１θ）仕方に′〕い
て説明１−る１両トランジスタｌＪ Ｋ １．５いて、
そ几ぞれ一方のトランジスタは−ｒドレス［言号Ａ１１
により、また他方のトランジスタは反転さ几た信号Ａｉ
２により制御さ２’Ｌろ。第４図の場ｐｉ Ｉｃは、接
続節点［（と供給電位ｖ、：、２との間の回路では接続
筒点から遠いほうＣ）トランジスタＴ３ が、また接
続筒点Ｋ と出力ｌ・ランジスタＴ、 との間Ｏ）回
路では接続節点１（に直接１婁続さハ”′ているトラン
ジスタＴ、 がアドレス１言号Ａ１１ により制ｊｔｖ
され、他方θ〕トランジス４Ｔ。 またはＴｏ は反転されたアドレス信号Ａ ｌ ２
１”ｌ：より制御されろ。 第４図によるテストデコーダＣハ作用を以下して説明−
ｔｂ６１つの外部アドレスＡｉを与えらｎ、；５と、Ｉ
Ｃ内部では内部選択に携づいてＡ１１またはＡ１２θ）
みが正電圧に接続さ、ｉする。それＶｃ応じて、接続節
点■（と供給電位■ＣＣとσ）間の両トランジス〃Ｔ、
およびｒ４′−θ）一方が閉止さｉｔろ。同シ二二と
が、接続筒点［（と出力ｌ・ランジスタＴ、との開θ）
トランジスタＴ５ ’、！６よびＴ６ とσ）直列
回路についても成り立つ。虚数σ）サイクルに］ったろ
接続セ１）点Ｋ の充電を避けるため、前記θ）よう
（Ｃ予充電りｌコックφ、により制御さ、れろトランジ
スタＴ７ カー設けらｉｔている。加えて、接続節点
■（と出力トランジスタＴ、のケートとの間の両トラン
ジスタＴ、およびＴｏ はトランジスタＴ３ １支び
、ｒ、−％と反対の舶序で制御部；５第１ろ。さらに、
予充電クロックφ、Ｋｆ、す、コンデンサＣ“を橋絡−
「ろＭｆ）Ｓ電界効果トランジスタＴ、火介して、場合
１・でよりＣは充・電さ几た出力トランジスタｌ［ｌ、
のケートが放′屯されろ、 前記θ）よう１で、第４図によるテストデコーダθ）出
力Ｉ’、：Ｍ ３はトランジスタＴ、のソース端子と、
基準゛毘位Ｖ８８に通ずるトランジスタＴ２ のドレ
イン端ｒとから取り出さ２ｔている。トランジスタＴ２
′・ン）役割は、テストデコーダσ）出力端３を予充電
期間中は予充電クロックφ１により基準１位Ｖ８８１Ｃ
もたらすことである。こうして、通常動作中１・よ、出
力トランジスタＴ１ σ）ドレインＶＣ与えらノＬろ
ト □リガタロツクφ２は決して通さ第１．な
い、、第５図に示さλｔているテストデコーダＴＩ）Ｅ
σ）回路部分がこｉｔを初め゛Ｃ可能にする。 第５図θ）回路部分は２つのＭＩ）Ｓ電界効果トランジ
スタＴ、 およびＴｏｏ の直列回路７介んでおり、
そｆ７〕一方の接続端にはアドレス信号Ａ１１が、また
他方θ）接続端にはアドレス・直置Ａｉ１に対して反転
さ１ｔだアドレス信号へ１２が与えらりｔている。 両トランジスタＴ、およびＴ、。 の間の接続点はこれ
らのトランジスタ（ハゲ−１・と接続さ１ｔてぢ１）、
さらに−）５では端子２（πｊ図中θ）テストデコーダ
Ｔ ｌ） Ｅに陀げる１１？Ｍ子２も参照）に、また他
方てｆ！ 別０）Ｍ ＯＳ ′玉昇効宋トランジスク’
Ｉ’１１ のドレイン−ソース間なｆｉシて基準イ信
ｖ Ｖ ；）Ｂに娶続さｉ’している。このトランジス
タ’Ｉ’ｌ＋ はそσ）ゲートで予充電クロックφ１
により制御されろ。 第５図１に示されているテストデコーダＴＤＥの回路？
・１杯分ては、端子２ＶＣ正覗圧がｔグ、えられ＋ｊ）
ろ。 第１図１．Ｃ、Ｊ：几ば、この或圧は端子２に切換信号
ＸＩまたはＸ ２ ｆ／ｉ：より与えら２１．る。そ０
）後、両）・ランジスクＴ、 および’Ｊ”＋ｏ が
導ｌ巾状態にｌ［ろθ）て、１４号へ１．ｔｈｏよびＡ
１２の間の選択動作′は中１１ユさ几２）。 端子２にＪｊ、えらノした電ＪＩＴは両アドレス信号Ａ
１１および八 乞同時１（正電位にする。それによりア
ス２ トテコーダＴＩ）Ｅ内の出力トランジスタＴ、 が導
通゛法螺に１）訓１ｔＩ１．．” 、ｔｌるθ）て、ト
リガパルスφ２が１１４力瑞３を介してγスト回ＦｉＳ
（たとえば第１図のＴｅ、 ）をリクエストし得ろ
。同時に、同じくアドレス（信号Ａ ］６よびＡ ｉ２
ｖｔＣより、第２図に示さＩ 凡ている形式θ）アドレスデコーダが非アクティブにな
るθ）−〔、そθ）接ｉ’ｆｆｉ ＋２５点Ｉ（がトラ
ンジスタｔ１、Ｌ２．・・・ ＬｍＫより設電さ２を得
ろ。テストデコーダＴＬ） Ｅ Ｋよりテスト回路のリ
クエストσ）際、アドレスＡ・ およびＡ１□とは異な
りデコーダか１ ら導き出さｉＬろアドレスＡｉ ＆、用いることかて゛
きろ。なぜならば、その回路機能はテスト動作中のテス
トデコーダｃノ）回路に影響し得ないからである。 こうして、第１図のテスト回路０）制御が第４図σ）テ
ストデコーダにより行なわ１１得ろ。第１図（ｌこも示
さｎているノニうに、そθ）つとアドレスさノしたテス
ト回路ＴＥ、、ＴＥ２．などから与えらｉまたイ、′ｊ
用は出力、ｙ：Ｆ、： ｙに与えらｔｔろ。そθ）ため
、個々ｔハチスト回路゛１゛１℃＋ ＊ Ｔ Ｅ２など
と出力端子ＹとのＩｆ］ Ｉ／こ、ゲートで第４図によ
るテストデコーダｆ’ＤＥθ）出力端３ ＩＣＪＣ’）
ＦｉｉｌＪ御さオしろ（１図示さ）ｔてい／てい）ト
ランスン゛アトランジスタが設げら几ていてよ１、′。 しかし、信号Ｘ１またはＸ２によるテストデコーダＴ
Ｄ ＩりとアドレスデコーダＡＤＥとの間の切に！！は
、第・１図および第５図で税関［７た方７１，６エリも
而Ｑ（な方法によってもｒテなｊ−）れ１与ろ。に（ハ
場ａ。 テストデコーダ゛ｔ” ｌ） Ｅ ＝よびアドレスデコ
ーダＡ Ｄ Ｅは回路的に互いに同一に、たとえば４２
図６″）ようｉｃ ４７４成さ１％ていてよい。オペて
σ）デコーダＡＤＢ内Ｖ二、ゲート端子Ｘ７有しドレイ
ンで接・１・π節点）εにまたソースでｖｓｓに接続さ
几ている１つの追加的なトランジスタＴｉが設げらルて
い第１ば十分である。第７［図１１４、こｌ））実施イ
チリｒｌ（：対−ｔｌ：）信号Ｘ熔よびマを発′ＩＦ、
ｆ ６ためσ）回路が示さノＩＣいる。 第３θ−ｒＩ））Ｊ、皐ｌへ大と１．て、第１図による
回路に苅−「る特別なｌ１Ｊｌ路［ＪぢよびＵ Ｓケ用
いてｂｙ）所を行なうこともでき／−）。原１１目的ｔ
’１７、こｏ）場Ｇ Ｉｃ （４，１つの１先袷ｉ’＋
： ｆ、２がアドレスデコーダＡＩ）巳または回路的に
そＩｔと同一のテストデコーダＴＤＥにより交互に接続
さノＬろ。第８図および第７図ｆＺｃは、そＪＬに適し
た原理が示されている。 第７図による回路では同様ｈｃ、互いに同一の形式でち
り第２図による本来り）デコーダ内の電界効果トランジ
スタＣ（相当する１１りＯＳ 電界効果トランジスタが
用いも１１ている。第７図にＪ：ろ回路では、第Ｊ ＋
″；／、１で、税関した切換信号Ｘ１またはＸ２をり−
えられる端子は先ず１つσ）オアゲートｏの各１つの入
力端に接続さｉｔている。その出力端は第１のＪν■Ｏ
８電界効果ｌ・ランジスタａσ）ゲートおよび第２σ〕
■〜ｒＯ３電界効果トランジスタｂのドレインに接続さ
ノ］、ている。さらに、第１グ）電界効果トランジスタ
ａのドレインは第２の電界効果トランジスタｌ〕θ）ゲ
ートと接続されている。さらに、第ＪｆＪ〕電界効果ト
ランゾスタａは、負荷として飴のｆ（（給「電位ＶＣ，
，：に接続サス１．ているｉｉ ３ ａ）Ｔｈ／Ｔ Ｏ
Ｓ ’ｌｆ、−界効果トランジスタＣと共に１つのイン
バータタ形成しており、他方第１および第２の１〜ラン
ジスタａ。 ｂは共ｌ１ｆｌ ＬＣ１ツのＲ３，７リソプフロツブｒ
ハ作１月ｋｆ／、。そして、オアゲートＯの出力端コ）
）らは信号Ｘが、まｌこ」二３己・ｆンバータの出力Ｃ
・１％からはそれに７」シて反転さノ１．た信号又が取
り１３さＪ’Ｌ得ろ。 第８図に示さ几゛Ｃいろように、デコーダＡＤＩ℃オ６
よびＴ Ｉ） ＩＥ Ｋ Ｑ；Ｊ −ｒ ７）イＩＬθ
）供、恰ｒ’、 □Ｌ ）Ｉ ＣＣを供給丁イ）端子は
各１つの別” Ｒ４１） Ｓ 電界効果トランジスタｄ
またはｅを介してまとめら１ｔて一方ではアドレスデコ
ーダＡ］つじに、また他方でＶよ回路［１Ｃ・こ設げら
几ているテストデコーダ’ｒ Ｄ Ｉ’）、に接続さ几
ている。七σ）際、アドレスデコーダＡＤＥへＪ）法統
はｉ（５νχ１によＺ）回〜゛各から与えろＴＬる反転
り一１力は号又にＪニリ、またテストデコーダ゛ｒＤＩ
ＩＥ−＼の接本完（↓外反転出）Ｊ信号′（によりＮｊ
ｌＪ釘さｉｌ、ろ。 第１図に含まオしておりジノ換信号Ｘ２を供；イア−ｔ
−ろ１ｉ、ｊＪ路・１５分ＵＳＳは、たとえば通ｒ′ｉ
居彷作中［には生じないパルスＢ１ないしＢｎσ）組み
合す）ぜの際に、（ＸＪＶｃ信弓、 、Ｂ３：圧をイ１
（給−〔るかわりシて）Ｘ２に１言−弓イ尤ノ（二ｆＹ
：ｌ（ｆ合一むるフリノフ゛ノロノフ゛ケーヒノ）−ｆ
る論理デートを含んでいる、この信号組み合わせの再１
隻の牛夢は、両ｌ・ランジスタａ 、ｔ６よびす、す・
らＪ−ＺろＲＳフリップノロツブをリセツｌ−ｆる。論
理回路σ）簡単な例は、たとえば、半惇体回路の通常動
作中に信号Ｂ１およびＢ２が決して同時に生起しない鳩
汀に、よ、入力Ｔ３．および１３□を４１才るアンドゲ
ートてある。 第１図および第２図と結び伺けて最後に言及てさ−きこ
ととして、アドレスデコーダＡＤ包は、】つθ）実、怖
態様では、複数の第２図に４ｇ当″ｆ′ろ回路部分から
成−）ている。この場合、そハ、らに各々設げ＋−）ｉ
していろ出力トランジスタＴ】σ）ノース端子は各１つ
の導線１を介１−て第１図によるメモリ回「１１ｆフ）
−ｒトリクスＳ Ｐ Ｖｌに接続さ２１．ている。 第６図には、例として４つのワード線＼ＶＬ、 。 ＷＢ２．ＷＢ２およびＷＢ４および３つのビット線Ｉ（
Ｔ−、、Ｂ Ｔ、、２および１３Ｌ３ にＪニリｆ、＋
ｌＩ御さ川、るダイ−ノーミックメモリマトリクス＋７
〕回路が示され、でいる。個々のメモリセルＺｒｓσ）
位置は２つの添字に、−ｊ：り謬さノ１ており、第１の
添字ｒ・ま所属のワード線θ）番号？、また第２の添字
は所属のビット線０）酢２）を示してい２）。 公知０）、ｊ： ’） ｉｃダイカミツクＭＯ８−ＲＡ
Ｍメモリで（・ヨ、メモリセルＺｒ８も読取り信号も、
メモリを動作きせろ機能に決・定的（（関与する臨界的
な点に舅していＺ）、Ｉ−かし、そ第１らはテストデコ
ーダ’ｌ’ ｌ） Ｅ ヲ動ｆ’５ ｆｉ セろ役割も
−ｆろ。第６図に示さス１ていイン１う１で１（固々０
）メモリセルＺ は所属の第Ｓ ｒワード線＼ＶＬｌ−および所属θ）第Ｓビット線１１
シ。 の交点にｆｎ置している、こ１’Ｌものワード線＼：Ｖ
Ｌ ｌ＋ＷＬ ２などＯ’＋ Ｊ ツがｈ■動３ルア）
ト、駆Ｊ＊ＪＪ ；’： Ｊ’Ｌ タワート線θ〕−「
べＣのセルはそｉｌぞ１１．所属（Ｊｌ ヒ’７１・線
１１ Ｌ、 、 １３１−、なと゛に接続さＢ１イ）
。こうして、個））＋ｎセルＺ１・３内に’ｆＫ Ｎｉ
ｉとして紀憶さ几“Ｃいる情’、’１４ ” −Ｃ’
” ’ｃル所ｍのピッｌ−線ｔピ経て読−々出ぺλ１
．ろ。 そノ１− ｉ（、ニー１１．、＜千ど１曲〔）、（準信
号との比較ｔ６よびぞオｔｉｃ続く憎′・！・帛）θ〕
後、こθ）ようにして読ノ・、出−５，比だ１１１÷１
）；１さらに！ＪＩＬ ＋１１さハ；、、、、−ｇ−へ
てσ）メモリセルＺｙ３は、通゛、へ゛、てさるかぎり
同一に構成されている。 テストデコーダ゛ｆ：ＯＥＵて対Ｉ、てリクエスト可能
なセルテスト同トＩ′３は、メモリの通常動作用のメモ
リセルＺｒ３に比較して幅差４有するセルヵ；所属して
いる１つのワード線またはｌっσ）ビット線から成って
いてよい。たとえば、こσ）偏差はメモリ容量η）大き
さθ）（帰差であってよい、、通常ｒハメｅリセルから
偏差しているメモリセルが所属しているＩＱＩＩワード
線まｔこはビット線ａ）１渥１１ぐにより、仙常のメモ
リ動作と同様の仕方で、偏差した特性をイ１′ｆるセル
σ）各々がリクエストさｉｌ得ろ。こび）ような偏差し
たメモリセルを設けら几ているヒルテスｈ ｉ％ｊＪ＋
の選択はテストデコーダＴ ＯＥ ｒｃより行なわｉｌ
、他方通常のメモリセル（すアドレスデコーダＡＤＥを
介してθ）み利用可能である。こＣハようなセルアスト
回路を用いて、特にメモリセルの変更さｉｌだ特性と関
係して集積回路の機能に口１ｆる屯甥なデータが得られ
ろ。この変更さｆした特性が、／モＩＪ （ｎ ティメ
ンジョンであ）ｔば、メモリセルの［ｉｉ債増大に関連
づけらり１．ろ読出し信号増大の対応づけが＋４）］ら
かになる。もう１つｒハ可沌２−ｔは、テストデコーダ
により可能なこのようなテスト方法に埜づいてメモリセ
ル１７”ｌ’−・ｊ法とダミーヒル（敞憔セル）・７）
相応のす法とη）最適比を従来の方法による場合、１：
りも正！、′ケにポめ得２）、：とにある、同じことが
、たとえば、メモリの；［り造の際の技術θ〕変更′＆
：浦１１貧・′ぐるため最小必要なセルの大きさσ）変
化の確定（・コメＪしてもあてはまる。 本発明が、外部アドレス信号２ンケ−えら）１．ろデコ
ーダケ有する他の集積ディジタル半導体重ｈ′？１にも
有利にＬ色用可能であろ・−とはもちろんである。さら
に、アドレスデコーダおよびテストデコーダケ１チャネ
ル〜１１） Ｓ ：ｉ支術たとえばバイポーラ技ヤ灯・
したはＣＩＶｉＩ）Ｓ 技術で実現−・「ることも容
易に可能である。 第４図および第５国に、Ｊ：るテストデコーダσ）実施
例で必要とさＪＬるＬうな相補１牛アドレス信号θ）発
生に関しては、たとえばｊ）ｉｅｔｒｉｃｈ Ｂｑｃｋ
ｅｒお」二びＩｒｅ ｉ ｎ ｚ Ｍｉｉｄ ｅ ｒ
著 ” Ｈｏｃｈｉｎｔｅｇｒｊｅｒｔｅ ＭＯ
！Ｅ−ＳＣ１ＳＣ１１ａｌｔｕｎ ” （１９７２年）
第９４〜９６頁に記載さフ］ている。
第１図は通常の書込み・読１１−メモリに本１明にする
テスト０）ための回ｆ’ｉ’ｉを；１加Ｌ７たメモリｌ
ハブｔコック回路図、第２図ないし第８図は子ストデコ
ーダまたは切ｎ部分θ）実施例？示す回路図である。 Ａ１−ＡｌＴｌ・・・外部アドレス入力店、 Ａｉ
・・・り１部アドレス１言号、 ＡＤｇ・・・ ア
ドレスデコーダ、 Ｂ１−１３ｎ ・・・ディジタル
人力・ｆｉ号、 Ｃ，Ｃ“・・・ コノデンリ−，に
、Ｋ ・・・接続節点、Ｔ。 Ｔ 、ｔ・・・ トランジスタ、 ＴＤｉ’Ｃ・・・
テストデコーダ、 ｒＣ５〜ＴじＳ・・・テスト回路；
１１−の、Ｕ、 ＵＳ、 ＵＳＳ ”・切換部分、 Ｖ
Ｃ，：・・・ 供給ｊし。 位、 Ｖｓｓ ・・・法（筈Ｎｒケ、 Ｘｉ、Ｘ２
・・・切換・信号、 Ｙ・・・外部テスト出力端、
φ、・・・ 予充′這信号、 φ２・・・ トリガ
信号。 ＦＩＧ ２ ＦＩＧ ７ ＦＩＧ ８ ６３５−
テスト０）ための回ｆ’ｉ’ｉを；１加Ｌ７たメモリｌ
ハブｔコック回路図、第２図ないし第８図は子ストデコ
ーダまたは切ｎ部分θ）実施例？示す回路図である。 Ａ１−ＡｌＴｌ・・・外部アドレス入力店、 Ａｉ
・・・り１部アドレス１言号、 ＡＤｇ・・・ ア
ドレスデコーダ、 Ｂ１−１３ｎ ・・・ディジタル
人力・ｆｉ号、 Ｃ，Ｃ“・・・ コノデンリ−，に
、Ｋ ・・・接続節点、Ｔ。 Ｔ 、ｔ・・・ トランジスタ、 ＴＤｉ’Ｃ・・・
テストデコーダ、 ｒＣ５〜ＴじＳ・・・テスト回路；
１１−の、Ｕ、 ＵＳ、 ＵＳＳ ”・切換部分、 Ｖ
Ｃ，：・・・ 供給ｊし。 位、 Ｖｓｓ ・・・法（筈Ｎｒケ、 Ｘｉ、Ｘ２
・・・切換・信号、 Ｙ・・・外部テスト出力端、
φ、・・・ 予充′這信号、 φ２・・・ トリガ
信号。 ＦＩＧ ２ ＦＩＧ ７ ＦＩＧ ８ ６３５−
Claims (1)
- 【特許請求の範囲】 Ｉ）モノリ・ノックに集積されたディジタル半導体回路
であつ゛〔、外部アドレス信号を与えらルデイジタル半
導体回路σ）アドレスすべき部分を制御−４−る役割４
ｔ−ｆるアドレスデコーダが設けられている半導体回路
において、集積回路の臨界的個所またはそれとモノリシ
ックに一体化されたテスト回路（Ｔｇ、、ＴＥ２．・・
・）に通じておりよたアドレスデコーダ（ＡＤＥ）の仲
介なしにアドレスデコーダ用に設けられている外部アド
レス入力（Ａ＋ 、Ａｔ、・・・ ）の少なくとも一部
分により制御され得るテストデコーダ（’ｒ ＯＥ ）
のアクティブ化および同時にアドレスデコーダ（ＡＤＥ
）のノくノンブ化を特定の切換信号（ＸＬ Ｘ２）に基
づいて行なう切換部分［ＵＳ、Ｕ、ＵＳＳ）とが含まれ
ていることを特徴とするモノリンツクに集積されたディ
ジタル半導体回路。 ２）切換信号（ＸＩ ）がそれに対して専用に設けら１
ｔている外部端子を介１−て与えられ得ることを特徴と
する特許請求の範１Ｊｌｉｌ第Ｊ偵記載の半導体回路。 ３）アドレスデコーダ（ＡＤＥ ）には接続さオｔてい
ない信号入力端におけるディジタル入力信号ＣＢｌ、Ｂ
２．・・・ ）の特定の組み合わせに応動する回路部分
（ＵＳＳ）が切換部分（ＵＳ、Ｕ）に対する切換信号（
Ｘ２）を発生するために設けられていることを特徴とす
る特許請求の範囲第１項または第２項開戦の半導体回路
、 ４）テストデコーダ（ＴＤＥ）が回路的にアドレスデコ
ーダ（Ａ、ＤＥ）と一致しており、切換部分（ＵＳ、Ｕ
）が、切換信号（ＸＩ、Ｘ２）の生起時にアドレスデコ
ーダ（ＡＤｌｌｉｌ：）を供給電位（ＶｏＣ）から切離
しかつ同時にテストデコーダ（ＴＤＥ）を供給電位に接
続する回路により構成されている（−とを特徴とする特
ｊ′［請求の範ｉ’１１第２須／４【いし第３１頁のい
ずれかにＪ己載の半導体回１ｌ１３０ ５）テストデコーダ（ＴＯＥ）が回路的にアドレスデコ
ーダ（ＡＩ）Ｅ）Ｋ、テストデコーダ（’Ｉ’ 、１）
ＣＩのアクティブ化状、・１檄がアドレスデコーダの
作動を自動的に阻止するように合Ｊ）されていることを
特徴とする特許請求の範囲第１頃ｌ（いし第３項のいず
ルかにＶ、弓馬い）半導体回路、 ６）少なくともアドレスデコーダＣＡＤＩＥ ）内およ
びテストデコーダ（ＴＤ巳）内に設けら２ｔているトラ
ンジスタが自己阻止性のＭＯ８電界効果トランジスタ、
特に同一のチャネル形式のもσ）、で溝成さ第１．てい
ることを特徴とする特許請、・ｋの範囲第１頃ないし第
５負のいずｆ”Ｌかに記載の半導体回路。 ７）アドレスデコーダσ）各１つの信号出力端（１〕に
通じておｆ）かつ互いに等しいアドレス基準電位（ＶＳ
２）がまた他方ではたとえばＲ、Ａ Ｍメモリとして構
成されたディジタル半導体回路の基・■゛屯位ｖｃｏ）
が与えら２’しており、アドレスデコーダ（ＡＤＥ）に
信号を与えるアドレス入力端（Ａ、、Ａ２． ・・・
Ａｍ）の各々にそれにより制御さオする各１つσ）Ｍ
Ｏ８電界効果トランジスタ（ｔＩ＋ ｔ２＋ ・・
・ｔｍ）が設けられており、そ１’ｌ−らのソース端子
は基準電Ａ’ｌ （Ｖ、 ）にまたそｉｔらθ）ドレイ
ン端子は共通の接続節点（Ｋ）に接続されており、この
接続節点が一方では、予充電信号（φ１）により制御さ
れるＭＯ８電界効果トランジスタ（Ｔ３）を介して萌の
供、袷ｑｖ（ｖｏｏ＞と接続されており、また他方では
、ゲートで池の供給１位（ｖｏｃ）に接続さｉ％ている
他の電界効果トランジスタ（Ｔ２）を介して、ソース端
子で信号出力；ｔｍ（１）を形成しかつドレイン端子に
トリガクロック？与えられろトランジスタ（Ｔ１）σ）
ゲートと、コンデンサ（Ｃ）ｆ７’−一方σ帰°Ｍ子と
に接続さノｔており、こθ）コンデンサ（Ｃ）？介して
基準電位（Ｖｓｓ）と接続されていることを特徴とする
特許請求の範囲第６項記載σ）半−１体回路。 ８）アドレスデコーダ（Ａ Ｄ Ｅ ） ：ｔｃ倍信号
与える各外部アドレス入力端（Ａｔ 、Ａ２− ・・
・Ａｍ）Ｋ、アドレス信号（Ａｉ＋）に対して反転さｔ
ｔたアドレス信号（、Ａ１２）Ｙ発生ｆるだめの各１つ
Ｏ）インバータが利属していることを特徴どＴ７）特許
請求θ）範囲第７偵記載の半導体回路。 ９）テストデコーダ（Ｔ ｌ） Ｅ ）θ）信号出力端
（３）カミ１０Ｓ電界効果トランジスタ（Ｔ、）・７）
ソ・−ス端子および第２のＭＯ３Ｏ３電界効果トランジ
スタ２）７′１ドレイン端子により形成さ几′Ｃ１６す
、第１０）トランジスタ（Ｔ１）のドレイン！５よトリ
ガ、クロック（φ２ ）疋よりまた第２のトランジスタ
（Ｔ２）０）ゲートは特にダイナミックＲ、Ａ Ｍメモ
リとして構成されたディジタル半導体回路の予充電クロ
ック（φ１ ）により制ｍ１さ几ており、第２のトラン
ジスタ（Ｔ２）のソース端子は基＄■電位（Ｖ８Ｓ）Ｋ
＠続さ才ｔており、第１ （ｎ Ｉ・ランシスｐり（Ｔ
、）θ）ケートは一方では、コンデンサ（Ｃ）と予充電
パルス（φ、）によりｆ３Ｊ ６ｔＩＩさ第１．るＭ
ＯＳ Ｋ界効果トランジスタ（Ｔ８）との並列回路を介
して基準電位（ＶＳ２ ）にまた他方では第１の直列に
接続さ才ｔたＭＯ８電界効果トランジスタ対な介Ｉ−て
接続節点（Ｋ”）に接続さｉｔており、この接続節点は
さらに。 予充電クロック（φ ）Ｋより制御されるＭＯ３電界効
果トランジスタ（Ｔ７）’％ｌ’介して基準電位（Ｖ８
Ｓ）ｉＣまた第２の直列に接続されたＭＯ３電界効果ト
ランジスタ対を介して「ルの基準電位（ＶＣＣ） Ｋ、
ｉ妾続されて粘１，１、また第１の直列に吸続されたＭ
ＯＳ電界効果トランジスタ対（Ｔ！ 、Ｔ６ ）
内に設けらノｔているトランジスタと第２の直列に妾続
されたＶｉ ｆ） Ｓ ’上界効果トランジスタ対（Ｔ
３ 、Ｔ、＋） フ３ Ｋ設げら凡ているトランジスタ
とは、対応づけ「） ｉｔている外部アドレス入力嬬（
へｉ）σ）互いに反転さオしたアドレス信号対（、Ａｉ
、。 Ａ４２）により制御さ１１でいろことを特徴とする詩３
′１請求σ）範：ＩＩ］第５偵または第８項記載σ）半
Ｘｑ体回１・当。 】０）接続Ｎ６．５”４ （Ｋ” ）と供給電位（ｖＣ
ｏ）との間の接・読線に、直接供給電位（Ｖ、Ｃ）に接
続されたＭ ＯＳ を界効果トランジスタ（Ｔ３）う１
接メ・たさ几ており、また接続？１１点（１（）と出力
トランジスタ（Ｔｌ ） ＋７）ゲートとの間の接続
線に、直接接続節点（１（）に接続さ几たＭ ＯＳ’屈
界効果トランジスタ（Ｔ、）が接続さｉして粘つ、これ
らの’ＱＩＯ８電界効果トランジスタ”’４ ｅ
ＴＢ ）（言直接に付属の外部アドンス人力嬬（＋Ｊ
）ＶＣ与えられろアドレス（ゴ号（Ａよ、）′Ｌよ
り制御されて粘り、またこ几らの接続線内の他のＭＯ８
電界効果トランジスタ、−ｆ ７’ｊわちトランジスタ
（Ｔ、）およびトランジスタ（Ｔ６）、は外部アドレス
法号（Ａｉ、）ＶＣ対して反転さｎ、た信号（Ａｉ□）
Ｋより制御されていることを特徴とする特許請求（７）
範囲第９項記載の半導体回路、１１）テストデコーダ（
Ｔ Ｄ Ｅ ）に他の３つのＰ／Ｉ ＯＳ電界効果トラ
ンジスタ（Ｔ、、Ｔ、。。 Ｔ＋＋ ）から成る部分が設けらＪｔて粘り、そσ）
うち第１貼よび第２のトランジスタ（Ｔ、。 ＴＩｏ）はそｉｔらのソースードレ・１７間に互いに直
列に接続されておりかつこれらの両トランジスタ（Ｔｏ
、 Ｔｌ。 ）のゲートはこｉｔらの両トランジ
スタ間σ）接続節点に接続されて′貼ワ、またこの接続
節点は予充電１１号（φ。 ）により制御されろ第３のトランジスタ（Ｔ１１＋）を
介して基（ｐ電位（Ｖ８８）と接続されており、また直
接に切換信号（Ｘｌ、Ｘ２）により制御さｆ’しており
、また第１および第２の電界効果トランジスタ（ＴＯ、
Ｔｏｏ ） ノＷ列回路の両自由端は互いに反転さ
れたアドレス信号（Ａ ｉｔ ＋ Ａ Ｔ２）の各１つ
により制御さ」ｔていることを特徴とする特許請求の範
囲第８項または第９項記載の半導体回路。 】２）テストデコーダ（ＴＩ）Ｅ）の個々の出力（３）
がそＪｔぞれ、集積半導体回路内に設けられているテス
ト回路部分（Ｔ Ｅ Ｉ＋ Ｔ Ｆ２２１・・・ ）の
アクティブ化を制御するのに弔いら２ｔていることを特
徴とする特許請求の範囲第Ｊ項ノ。Ｃいし第１１項のい
ずれかに記載の半導体回路。 １３）テストデコーダ（ＴＤｇ）により制御可能なテス
ト回路部分（Ｔｇ、、 Ｔｅ３．・・・ ）の信号出力
端が谷１つのトランスファトランジスタを介【−で共１
爪の外部テスト出力端ＣＹ）に接続さｉｔており、また
これらのトランスファトランジスタのゲートがそ１１ぞ
ｉｔ、テストデコーダ（ＴＤＥ）内に設けらＪｔている
信号出力端（３）σ）１つにより割切１さハ、てぃろこ
とを特徴とする特許請求の範囲第１項ないし第１２項の
いずオｔかに記載の半導体回路。 １４） アドレス指定回：屯なマトリクスメモリとし
てＷｔＪｒｌｉされたディジタル半導体回路において、
テストデコーダ（ＴＤｉｊ）Ｙ介してσ）みアドレス指
定可能なメモリセルが追加的に設けらｉｔでおり、これ
らのメモリセルが、メモリθ）通常動作に用いられるメ
モリセルとは異なる特性火有していることを特徴とする
特許請求の範囲第１項ないし第１３項のいずれかに記載
σ）半導体回路。 】５）アドレスデコーダ（Ａり■）による動作もしくは
テストデコーダ（ＴＤＥ）による動作がプライオリティ
を有することを特徴とする特許請求σ）範囲第１頃ない
し第１４１のいずれかに記載の半導１本回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3232215.1 | 1982-08-30 | ||
| DE19823232215 DE3232215A1 (de) | 1982-08-30 | 1982-08-30 | Monolithisch integrierte digitale halbleiterschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960800A true JPS5960800A (ja) | 1984-04-06 |
| JPH0524599B2 JPH0524599B2 (ja) | 1993-04-08 |
Family
ID=6172049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155692A Granted JPS5960800A (ja) | 1982-08-30 | 1983-08-25 | デイジタル半導体回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4603405A (ja) |
| EP (1) | EP0104442B1 (ja) |
| JP (1) | JPS5960800A (ja) |
| AT (1) | ATE49823T1 (ja) |
| DE (2) | DE3232215A1 (ja) |
| HK (1) | HK95691A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63266695A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | ダイナミツクｒａｍ |
| JPH06162798A (ja) * | 1993-04-16 | 1994-06-10 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH0778497A (ja) * | 1994-04-20 | 1995-03-20 | Hitachi Ltd | ダイナミックｒａｍのテスト方法 |
| KR100346178B1 (ko) * | 1998-04-15 | 2002-08-01 | 닛본 덴기 가부시끼가이샤 | 어드레스디코딩회로 및 어드레스디코딩방법 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| KR900005666B1 (ko) * | 1984-08-30 | 1990-08-03 | 미쓰비시전기 주식회사 | 반도체기억장치 |
| ATE53261T1 (de) * | 1985-03-26 | 1990-06-15 | Siemens Ag | Verfahren zum betreiben eines halbleiterspeichers mit integrierter paralleltestmoeglichkeit und auswerteschaltung zur durchfuehrung des verfahrens. |
| FR2587531B1 (fr) * | 1985-04-26 | 1991-04-26 | Eurotechnique Sa | Memoire morte programmable electriquement une seule fois |
| FR2581231B1 (fr) * | 1985-04-26 | 1991-05-03 | Eurotechnique Sa | Memoire morte programmable electriquement |
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| JPH0682405B2 (ja) * | 1986-01-14 | 1994-10-19 | カシオ計算機株式会社 | テストプログラム起動方式 |
| EP0263312A3 (en) * | 1986-09-08 | 1989-04-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a self-testing function |
| JPH0752217B2 (ja) * | 1986-12-20 | 1995-06-05 | 富士通株式会社 | 半導体装置 |
| JPS63244400A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JP2684365B2 (ja) * | 1987-04-24 | 1997-12-03 | 株式会社日立製作所 | 半導体記憶装置 |
| FR2622019B1 (fr) * | 1987-10-19 | 1990-02-09 | Thomson Semiconducteurs | Dispositif de test structurel d'un circuit integre |
| FR2623652A1 (fr) * | 1987-11-20 | 1989-05-26 | Philips Nv | Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites |
| KR910005615B1 (ko) * | 1988-07-18 | 1991-07-31 | 삼성전자 주식회사 | 프로그래머블 순차코오드 인식회로 |
| JP2773271B2 (ja) * | 1989-07-26 | 1998-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| DE69023467T2 (de) * | 1989-12-28 | 1996-06-20 | Ibm | Signalspielraumprüfsystem. |
| EP0511397B1 (en) * | 1990-11-16 | 1998-09-16 | Fujitsu Limited | Semiconductor memory having high-speed address decoder |
| DE4132072A1 (de) * | 1991-09-26 | 1993-04-08 | Grundig Emv | Pruefeinrichtung fuer integrierte schaltkreise |
| JP2697574B2 (ja) * | 1993-09-27 | 1998-01-14 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2725615B2 (ja) * | 1994-10-31 | 1998-03-11 | 日本電気株式会社 | 集積回路試験装置 |
| DE10102349C1 (de) * | 2001-01-19 | 2002-08-08 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Kennzeichnung einer Betriebseigenschaft einer integrierten Schaltung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
| JPS57117200A (en) * | 1980-11-25 | 1982-07-21 | Raytheon Co | Programmable read only memory circuit and method of testing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3420991A (en) * | 1965-04-29 | 1969-01-07 | Rca Corp | Error detection system |
| FR2330014A1 (fr) * | 1973-05-11 | 1977-05-27 | Ibm France | Procede de test de bloc de circuits logiques integres et blocs en faisant application |
| US4128873A (en) * | 1977-09-20 | 1978-12-05 | Burroughs Corporation | Structure for an easily testable single chip calculator/controller |
| JPS563499A (en) * | 1979-06-25 | 1981-01-14 | Fujitsu Ltd | Semiconductor memory device |
| JPS5622278A (en) * | 1979-07-27 | 1981-03-02 | Fujitsu Ltd | Decoder selection system |
-
1982
- 1982-08-30 DE DE19823232215 patent/DE3232215A1/de not_active Withdrawn
-
1983
- 1983-08-19 US US06/524,881 patent/US4603405A/en not_active Expired - Lifetime
- 1983-08-24 DE DE8383108342T patent/DE3381155D1/de not_active Expired - Lifetime
- 1983-08-24 EP EP83108342A patent/EP0104442B1/de not_active Expired - Lifetime
- 1983-08-24 AT AT83108342T patent/ATE49823T1/de not_active IP Right Cessation
- 1983-08-25 JP JP58155692A patent/JPS5960800A/ja active Granted
-
1991
- 1991-11-28 HK HK956/91A patent/HK95691A/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
| JPS57117200A (en) * | 1980-11-25 | 1982-07-21 | Raytheon Co | Programmable read only memory circuit and method of testing the same |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63266695A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | ダイナミツクｒａｍ |
| JPH06162798A (ja) * | 1993-04-16 | 1994-06-10 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH0778497A (ja) * | 1994-04-20 | 1995-03-20 | Hitachi Ltd | ダイナミックｒａｍのテスト方法 |
| KR100346178B1 (ko) * | 1998-04-15 | 2002-08-01 | 닛본 덴기 가부시끼가이샤 | 어드레스디코딩회로 및 어드레스디코딩방법 |
| US6460091B1 (en) | 1998-04-15 | 2002-10-01 | Nec Corporation | Address decoding circuit and method for identifying individual addresses and selecting a desired one of a plurality of peripheral macros |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0104442A3 (en) | 1986-11-26 |
| DE3381155D1 (de) | 1990-03-01 |
| EP0104442A2 (de) | 1984-04-04 |
| DE3232215A1 (de) | 1984-03-01 |
| EP0104442B1 (de) | 1990-01-24 |
| ATE49823T1 (de) | 1990-02-15 |
| HK95691A (en) | 1991-12-06 |
| JPH0524599B2 (ja) | 1993-04-08 |
| US4603405A (en) | 1986-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5960800A (ja) | デイジタル半導体回路 | |
| US8837230B1 (en) | Circuits and methods for measuring circuit elements in an integrated circuit device | |
| JPH0312900A (ja) | Ｒａｍテスト用記録回路 | |
| TW518605B (en) | Integrated memory with bit-line reference-voltage and method to generate the bit-line reference-voltage | |
| JP3351643B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US6560141B2 (en) | Semiconductor integrated circuit with memory redundancy circuit | |
| US4896322A (en) | Circuit configuration and a method for the testing of storage cells | |
| US10224094B1 (en) | Resistive non-volatile memory and a method for sensing a memory cell in a resistive non-volatile memory | |
| US4255679A (en) | Depletion load dynamic sense amplifier for MOS random access memory | |
| JP2010015650A (ja) | 半導体記憶装置 | |
| JP5433187B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
| US6507183B1 (en) | Method and a device for measuring an analog voltage in a non-volatile memory | |
| US5345423A (en) | Parallel test circuit of a semiconductor memory device | |
| KR960012791B1 (ko) | 칩의 신뢰성검사를 위한 테스트회로와 이를 구비하는 반도체메모리장치 | |
| JPH0574158B2 (ja) | ||
| US5287012A (en) | Semiconductor integrated circuit equipped with diagnostic circuit for checking reference voltage signal supplied to internal step-down circuit | |
| US6473345B2 (en) | Semiconductor memory device which can be simultaneously tested even when the number of semiconductor memory devices is large and semiconductor wafer on which the semiconductor memory devices are formed | |
| Reuben et al. | On-chip READ and WRITE circuits for multi-bit ferroelectric tunnel junction memory | |
| TW200402069A (en) | Three input sense amplifier and method of operation | |
| US6920075B2 (en) | Amplifier for reading storage cells with exclusive-OR type function | |
| KR20010110070A (ko) | 반도체 기억 장치 | |
| TWI242779B (en) | Rapid equalizing ground line and sense circuit | |
| JPH09223393A (ja) | 半導体装置 | |
| JP2002313083A (ja) | 半導体集積回路装置 | |
| JPS60253088A (ja) | 半導体記憶装置 |