JPS5961188A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は浮遊ゲートと制御ゲートを有する不揮発性半導
体メモリ装置に関する口 〔発明の技術的背景とその問題点〕 〆平半透−トと制御ゲートを有し、電気的消去をｎ」能
とした不揮発性半導体メモリ装置として。

先（二第１図Ｃ二示すものが提案されているｎこの菓子
は、Ｐ型Ｓｉ基板１１の表面にはいＣ二陥隔してｎ　型
のソース１２およびトレインＩ３が設けられ１両頭域間
のチャネル賄域上には、ソース側およびトレイン側でそ
れぞれチャネル電流を制御するように第ｌゲート酸化膜
１４１　　＊１４、Ｔｉ介して＠ｌの制４…ゲートｔ５
．および＄２の制？［ｌｌｌゲート１５２が配設され、
更にこれらｉｇｙｌ、４２の制（Ｍｉゲー）７５．．７
５．間でチャネル出、流を制御し、力１つ第１．第２０
Ｊ制飢ゲート１６．・１５２に容量結合１−るようＣ二
。

弔２ゲート酸化膜１４．ゲ弁してｌ半透ゲート１６が配
設されている６７７はＣＶＤ酸化膜。

１８．１９はソース、ドレインの電極配線であるＯ このメモリ素子は、マトリクス配列されたとき第ｌおよ
び第２の制御ゲート１５１および１５、によって番地選
択が行われる。また、潜込みおよび消去は浮遊ゲートへ
の電子の注入。

放出により行われるが、これは第１および第２の制御ゲ
ー）７５．．７５．によってこれに容量結合する浮遊ゲ
ート１６の′頚位ン制副することにより行われるり ところで第１図に示す構造では、素子寸法を微細化し、
高集積化ン図ることが難しいという問題があった。七の
理由は、制御ゲート寸法および制御ゲート間寸法が加工
技術の最小寸法で決まること、また制御ゲートとｌ′Ｚ
遊ゲート間の容置は大きい程好ましいため制御ゲート寸
法を余も〕小さくすることができないこと１等（−ある
。

〔発明の目的〕

本発明は上記の点に鑑み、優れた特性を維持しながら素
子寸法を小さくして高集積化を可能とした不揮発性半導
体メモリ装置ン提供することを目的とする〇 〔発明の柵、要〕 不発明（ニイ糸るメモリ素子においては、ソースドレイ
ン間のチャネル頭載に凹部な設け、この凹部に埋込むよ
うＣ−第１．第Ｚ力制御ゲートおよび７１遊ゲートを設
ける。即ち第１．第２力制釘１］ゲートはそれぞれ四部
の相対向する側壁に絶縁膜を介して対回すｂように配設
し、浮遊ゲートはこれら第１．槁２の制御ゲート間で凹
部１氏１あ 面に砥蘇膜を介して対向すると共に第１−第２［７Ｊ制
砒ゲートに絶ｔｔｉン介し笈対回するよう（二配設する
〇 〔発明の効果〕 本づし明によれは、凹部側壁をチャネルの一部として利
用１−る定め、半纏体基板上の菓子占有ｌｉｌ稍？小さ
くして高集積化を図ることができる口し刀）も素子占有
面積を小さくしても、制御ゲートとυ遊ゲート間の結合
容量袈十分人きいものとすることができ、従って優れた
特性を得ることができる。

〔発明の実施例〕

本発明の一実施例のメモリ素子構造２弗２図に示す。Ｐ
型Ｓ　を基板２１にソース２２および域に凹部３ｈが形
成されていて、この凹部３篇の相対向する側壁にそれぞ
れＴｈｌゲート酸化膜２４、を介して第１の制御ゲー）
２５．および第２の制御ゲート２５．を対回配直し、更
に凹部３翫の中央部底面および第１．第２（／Ｊ制側倒
ゲート２５．．２５２上に第２ゲート酸化膜２４゜ン介
して浮遊ゲート２６を対向配随して、いる口２７）ｊｃ
ＶＤ酸化膜テアリ、２８．２９１ｉそれぞれソース、ト
レイン電極配線である。

このような構造ン得るための製造工程例ン第３　ｈ　（
ａ）〜（ｇ）２用いて説明するＯますＰ型８ｉ基板ｚｉ
＋−１反応性イオンエツチング法等Ｃ二より逃択エツチ
ングして凹部３１を形成する（ａ）０仄（二熱酸化によ
り全ぼに第ｌゲート酸化膜２４゜ンＪｆ６成した後、多
結畠シリコンｊ換２５を堆積する（ｂ＋　ｏそして凹部
３１を埋めるようにＣＶＤ１化膜３２を堆積してその表
面を平担化するＧｅ）　。

その後、耐エツチングマスク３３ケ形ｆ］又し、これを
用いて酸化膜３２をエツチングしくｄ）、次いで残され
た酸化膜３２をマスクとして多結晶シリコン１．ＩＦ　
２　ｓ　ｗエツチングして第１の制御ゲート２５Ｉおよ
び第２の制御ゲート２５１ケ形成する（ｅ）口このイ稔
、一旦第Ｊゲート酸化ＩＩす２４゜の露出部分をエツチ
ング除去し、改めて熱酸化７行って基板２ノおよび第ｌ
、弗２の制御ゲート間 、ノ４□ン形戎した後、−多結晶シリコン膜ン凹部を埋
めろように堆積して表面を平担化してパターニングし、
浮遊ゲー１２６を月２戚する（ｆ）　ｎそして最イ沙ｆ
ニヒ素のイオン注入によりソース２２およびドレイン２
３を形成し、全面を（、：ＶＤ酸化膜２７でおおい、コ
ンタクトホールヲｂｉ托してソース、ドレイン゛岐極配
線２８．２９を形成して完５，３２．する（ｇ）　ｎ 以上１７Ｊよう（二して本実施汐１１によれば、ｌ半１
妊ゲ−１と制御ゲートの容量結合ン十分大きい状態とし
てしかも素子占有面積を小さくすることができ、従って
優れた牝・性をもってメモリ素子の高集稀化を実」ｔｌ
、することができる・なお、実施１４１１　′Ｔ：はれ
チャネルの場合を説明したが８本発明はＰチャネルの場
合（二もｊ７用でさることは勿論、その主旨を逸脱しな
い範囲で種々変形英施丁と〕ことができる。

４、１４；Ｑ面の簡単／、Ｃ況明 第１区１は先Ｃ二提案された不揮発性半導体メモリ素子
の一例の構造を示す図、第２図は本発明の一実施例の不
揮発性半導体メモリ素子の構造を示す図、弗３図（ａ）
〜（ｇ）はその製造工程１タリン説明するための図であ
る。

２ノ・・・Ｐ型８里基板＋２２・・・ソース、２３・・
・トレイン、２４．．２４．・・・ゲート酸化膜、２５
Ｉ・・・第１の制砥ゲー）、２５．’・・・第２の制佃
ゲート、２６・・・ＩＹ遊ゲート、２２・・・ＣＶＩ）
酸化ＩＦ４．ｚｓ、ｚ９・・・宙極配線、３１・・・凹
部。

出願人代理人　弁理士　鈴　江　武　彦第１図 第３図　　　　　ｒ３１

Claims (1)

1. 【特許請求の範囲】 半導体基板表面Ｃ１互いに離隔して設けられたソースお
   よびトレインと、これらソース、トレイン間のチャネル
   頭載のうちソース側およびドレイン側でそれぞれチャネ
   ル電流を制御するよう（二配設され１こ第ｌおよび第２
   の制御ゲートと。 これら第１．第２の制御ゲート間でチャネル電流を制御
   しかつ第ｌおよび第２の制御ゲート間二谷胤結合するよ
   うに配設され定ｌ季遁ゲートとを備えた不揮発性半導体
   メモリ装置におい゛Ｃ１Ｃ１前記半裁板のチャネル頑域
   に回部が〕１り成され。 前記第ｌおよび第２の制御ゲートはこの四部の相対向す
   る側壁にそれぞれ絶縁膜を介して対向するように配設さ
   れ、　ｎｉｔ記浮遊ゲートはその中央部力踊１１記四部
   の底面に絶縁膜乞介して対向するように配設されている
   ことを特徴とする不揮発性半導体メモリ装置。