JPH0279468A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置およびその製造方法に係り、特に負荷と
して抵抗層を用いるＳＲＡＭおよびその製造方法に関し
、 周囲の導電層の電位による抵抗変調に対して負荷として
の抵抗層の抵抗値を安定させ、かつソフトエラーに対す
る耐性を高めることにより、素子の信頼性を高めること
ができる半導体記憶装置およびその製造方法を提供する
ことを目的とし、負荷として抵抗層を用いるフリップフ
ロップ型のメモリセルを有する半導体記憶装置において
、前記抵抗層のほぼ全周面に絶縁膜を介して導電層を設
けているように構成する。

［産業上の利用分野］ 本発明は半導体記憶装置およびその製造方法に係り、特
に負荷として抵抗層を用いるＭＯＳ形のＳＲＡＭおよび
その製造方法に関する。

［従来の技術］ 一般に、負荷素子としてポリシリコン抵抗層を用いたＭ
ＯＳ形のＳＲＡＭセルは、第３図に示されるように、１
対の抵抗負荷Ｒ１，Ｒ２，１対のドライバトランジスタ
Ｔｌ、Ｔ２、および１対のトランスファトランジスタＴ
３．Ｔ４によって構成されている。

すなわち電源電圧Ｖｃｃと接地電圧Ｖｌｌｌｌとの間に
抵抗負荷Ｒ１およびドライバトランジスタＴ１と抵抗負
荷Ｒ２およびドライバトランジスタＴ２とが並列に設け
られている。そして抵抗負荷Ｒ１とドライバトランジス
タＴ１のトレインとが接続している情報記憶ノードＡお
よび抵抗負荷Ｒ２とドライバトランジスタＴ２のドレイ
ンとが接続している情報記憶ノードＢはそれぞれドライ
バトランジスタＴ２．ＴＩのゲートに接続されている。

また、トランスファトランジスタＴ３．Ｔ４のソースは
それぞれビット線ＢＬ、ＢＬに接続され、ゲートはそれ
ぞれワード線ＷＬに接続され、さらにドレインはそれぞ
れ情報記憶ノードＡ、Ｂに接続されている。

このようにＳＲ，ＡＭセルはフリップフロップで構成さ
れているなめ、ドライバトランジスタＴＩ。

Ｔ２のいずれか一方は常にオン状態となり、抵抗負荷Ｒ
１，Ｒ２のいずれかを介して電源電圧ＶＣＣから接地電
圧■。に定常的に電流が流れる。

そして情報記憶ノードＡ、Ｂにはそれぞれ寄生容量Ｃが
存在しており、この寄生容量Ｃを抵抗負荷Ｒ１，Ｒ２を
介して充電し続けることによって、情報の記憶が保持さ
れる。

従来の抵抗負荷形のＳＲＡＭセルの断面図を、第４図に
示す。

半導体基板５２上に形成されたフィールド酸化膜５４に
よって分離されている素子領域には、トランスファトラ
ンジスタＴ１のソース、ドレイン領域としてのｎ１型不
純物領域５６．５８および接地電圧■８．に接続するｎ
＋型不純物領域６０が形成されている。

そしてトランスファトランジスタＴ３のソース、ドレイ
ン領域としてのｎ１型不純物領域５６，５８に挟まれた
半導体基板５２上には、ゲート酸化膜６２を介して、ト
ランスファトランジスタＴ１のゲートとしてのポリシリ
コン層６４が形成されている。また、このポリシリコン
層６４はワード線ＷＬに接続している 同様にして、素子領域の半導体基板５２上には、ゲート
酸化Ｊ］ｉ１２を介して、ドライバトランジスタＴ２の
ゲートとしてのポリシリコン層６６が形成されている。

そしてこのポリシリコン層６６は、トランスファトラン
ジスタＴ３のドレイン領域としてのｎ＋型不純物領域５
８に接続している。

また、ポリシリコン層６６上にシリコン酸化膜６８を介
して、抵抗負荷Ｒ１としてのノンドープのポリシリコン
層７０が形成されている。このポリシリコン層７０は、
一方においてポリシリコン層６６に接続される。そして
他方において、ｎ＋型不純物領域１０上方のポリシリコ
ン層７０の一部に不純物を導入して低抵抗化し、電源電
圧ＶＣＣに接続している電源給電層としてのポリシリコ
ン層７２を形成している。

さらに、全面に眉間絶縁膜としてのＰＳＧＷＡ７４が形
成され、このＰＳＧ膜７４に開口されたコンタクトホー
ルを介して、トランスファトランジスタＴ３のソース領
域としてのｎ“型不純物領域５６に接続するアルミニウ
ム＜ＡＩ　）配線層７６が形成されている。そしてこの
Ａｊ配線層７６は、ビット線ＢＬに接続している。

このような従来のＳＲＡＭセルにおいて、抵抗負荷Ｒ１
，Ｒ２のいずれかを介して電源電圧Ｖｃｃから接地電圧
Ｖ。に定常的に′ｒＩｊｈ流が流れるため、この抵抗負
荷Ｒ１，Ｒ２の値が低いと素子の消費電力は大きくなる
。従って抵抗負荷Ｒ１，Ｒ２の値を高くすることが要求
される。

こうした要求を満たすために、第５図に示されるように
、抵抗負荷Ｒ１としてのノンドープのポリシリコン層７
８と電源電圧Ｖｃｃに接続している電源給電層としての
ポリシリコン層８０とを別個に設けることにより、抵抗
負荷Ｒ１としてのポリシリコン層７８の膜厚を薄くし、
その抵抗値を高くすることができる。

すなわちポリシリコン層６６上にシリコン酸化膜６８が
形成され、接地電圧■、ｓに接続するｎ　”型不純物領
域１０上方にシリコン酸化膜６８を介して電源電圧ｖｃ
ｃに接続する電源給電層としてのポリシリコン層８０が
形成されている。このポリシリコン層８０上およびシリ
コン酸化膜６８上には、シリコン酸化膜８２が形成され
ている。

そしてポリシリコン層６６上にシリコン酸化膜６８およ
びシリコン酸化膜８２を介して、またポリシリコン層８
０上にシリコン酸化膜８２を介して、抵抗負荷Ｒ１とし
てのノンドープのポリシリコン層７８が形成されている
。このポリシリコン層７８は膜厚が薄く、高い抵抗値を
有しており、また一方においてポリシリコン層６６に接
続され、他方において電源給電層としてのポリシリコン
層８０に接続されている。

このようにして、電源電圧■ｃｃに接続している電源給
電層としてのポリシリコン層８０と別個に設けた抵抗負
荷Ｒ１としてのポリシリコン層７８の膜厚を薄くするこ
とにより、その抵抗値を高くし、素子の消費電力を小さ
くしている。

し発明が解決しようとする課題］ しかしながら、上記従来の半導体記憶装置は、第４図に
示されるように、抵抗負荷としての高抵抗のポリシリコ
ン層７０の下方にはシリコン酸化膜６８を介して低抵抗
のポリシリコン層６６が存在し、ポリシリコン層７０の
上方には、ＰＳＧ膜７４を介して、Ａｊ配線層７６が存
在する構造となっている。

また同様に、第５図に示されるように、抵抗負荷として
の高抵抗のポリシリコン層７８の下方にはシリコン酸化
膜６８およびシリコン酸化ｌｌｌ８２を介して低抵抗の
ポリシリコン層６６が、またシリコン酸化膜８２を介し
て低抵抗のポリシリコン層８０が存在し、ポリシリコン
層７８の上方にはＰＳＧ膜７４を介して、ＡＪＩ配線層
７６が存在する構造となっている。

こうした構造は、いわゆるＭＯ３構造を形成し、上下方
の導電層であるＡｊ配線層７６および低抵抗のポリシリ
コン層６６．８０の電位によって、これらに挟まれてい
る高抵抗のポリシリコン層７０．７８は抵抗変調を受け
、安定しにくいという問題がある。

また、上記従来の半導体記憶装置は、集積度の増大と共
に、セル面積が縮小し、情報記憶ノードに保持される寄
生容量が益々小さくなってきている。α線によるソフト
エラーはα線によって誘起された電荷が情報記憶ノード
における電位を逆転することにより生じるため、情報記
憶ノードのもともとの電荷量が少ないほど、すなわち容
量が小さいほど、α線によるソフトエラーに弱いことに
なる。従って、集積度の増大に伴い、ソフトエラーに弱
くなるという問題がある。

そこで本発明は、周囲の導電層の電位による抵抗変調に
対して負荷としての抵抗層の抵抗値を安定させ、かつソ
フトエラーに対する耐性を高めることにより、素子の信
頼性を高めることができる半導体記憶装置およびその製
造方法を提供することを目的とするものである。

［課題を解決するための手段］ 上記課題は、負荷として抵抗層を用いるフリップフロッ
プ型のメモリセルを有する半導体記憶装置において、前
記抵抗層のほぼ全周面に絶縁膜を介して導電層を設けて
いることを特徴とする半導体記憶装置によって達成され
る。

また、負荷として抵抗層を用いるフリップフロップ型の
メモリセルを有する半導体記憶装置の製造方法において
、前記抵抗層下に形成されている物質膜を除去して前記
抵抗層下面を露出する工程と、前記抵抗層の上面および
下面に絶縁膜を介して導電層を形成する工程とを有する
ことを特徴とする半導体記憶装置の製造方法によって達
成される。

［作　用］ すなわち本発明は、負荷を形成する抵抗層のほぼ全周面
を絶縁膜を介して導電層によって覆うことにより、高抵
抗層がその上下方の導電層の電位による抵抗変調を受け
ることを防ぐとともに、高抵抗層と情報記憶ノードのコ
ンタクト部近傍において抵抗層とそれを覆う導電層との
間に大きな容量が形成されることにより、情報記憶ノー
ドの容量を増加させる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図（ａ）は本発明の一実施例による半導体記憶装置
の平面を示す平面図、第１図（ｂ）はそのＸ−Ｘ線断面
を示す断面図である。

半導体基板２上にフィールド酸化ｆｉ４が形成され、素
子領域を分離している。この素子領域の半導体基板２表
面には、トランスファトランジスタＴ１のソース、ドレ
イン領域としてのｎ＋型不純物領域６，８および接地電
圧Ｖ□に接続するｎ＋型不純物領域１０が形成されてい
る。

そしてトランスファトランジスタＴ３のソース、ドレイ
ン領域としてのｎ＋型不純物領域６，８に挟まれた半導
体基板２上には、ゲート酸化膜１２を介して、トランス
ファトランジスタＴ１のゲートとしてのポリシリコン層
１４が形成されている。

このポリシリコン層１４はワード線ＷＬに接続している 同様にして、素子領域の半導体基板２上には、ゲート酸
化膜１２を介して、ドライバトランジスタＴ２のゲート
としてのポリシリコン層１６が形成されている０、ｔた
このポリシリコン層１６は、トランスファトランジスタ
Ｔ３のドレイン領域としてのｎ“型不純物領域８に接続
している。

さらに、接地電圧Ｖｓｓに接続するｎ＋型不純物領域１
０上方には、シリコン窒化膜１８を介して、電源電圧Ｖ
ＣＣに接続する電源給電層としてのポリシリコン層２０
が形成されている。

また、ポリシリコン層１６上にシリコン窒化膜１８を介
して、抵抗負荷Ｒ１としてのノンドープのポリシリコン
層２２が形成されている。このポリシリコン層２２は、
一方においてポリシリコン層１６に接続され、他方にお
いて電源電圧■ｃＣに接続している電源給電層としての
ポリシリコン層２０に接続されている。

そしてこの抵抗負荷Ｒ１としてのポリシリコン層２２は
、ポリシリコン層１６およびポリシリコン層２０とのコ
ンタクト部を除き、その上面、下面および側面を、すな
わち垂直方向および水平方向の全周面を、シリコン酸化
膜２４を介して、−定電圧に保たれている保護プレート
としてのポリシリコン層２６によって覆われている。

このとき、抵抗負荷Ｒ１としてのポリシリコン層２２と
ポリシリコン層１６とのコンタクト部近傍において、ノ
ンドーグのポリシリコン層２２はポリシリコン層１６か
らの不純物の拡散により低抵抗化されており、このコン
タクト部の情報記憶ノードＡと同電位になっている。従
って、コンタクト部近傍におけるポリシリコン層２２と
保護プレートとしてのポリシリコン層２６との間に容量
が形成され、しかも保護プレートとしてのポリシリコン
層２６がシリコン酸化膜２４を介して覆っているポリシ
リコン層２２の周面全体が容量表面積に寄与するため、
その容量は非常に大きなものとなる。

さらに、全面に眉間絶縁膜としてのＰＳＧ膜２８が形成
され、このＰＳＧ膜２８に開口されたコンタクトホール
を介して、トランスファトランジスタＴ３のソース領域
としてのｎ＋型不純物領域６に接続するＡｊｌ配線層３
０が形成されている。

そしてこのＡ、ｇ配線層３０は、ビット線ＢＬに接続し
ている。

このように本実施例によれば、抵抗負荷Ｒ１としての高
抵抗のポリシリコン層２２は、ポリシリコン層１６．２
０とのコンタクト部を除き、その上面、下面および側面
をすなわち全周面を、シリコン酸化８２４を介して、一
定電圧に保たれている保護プレートとしてのポリシリコ
ン層２６によって覆われているなめ、高抵抗のポリシリ
コン層２２の上下方に存在する導電層としてのＡ１配線
層３０および低抵抗のポリシリコン層１６．２０の電位
によって抵抗変調を受けることはない。

また、抵抗負荷Ｒ１としてのノンドープのポリシリコン
層２２とポリシリコン層１６とのコンタクト部近傍にお
いて、ポリシリコン層２２とシリコン酸化膜２４を介し
てそれを覆っている保護プレートとしてのポリシリコン
層２６との間に非常に大きな容量が形成されるために、
情報記憶ノードにおける容量は大きく増加する。その結
果、ソフトエラーに対する耐性が高くなる。

次に、本発明の一実施例による半導体記憶装置の製造方
法を、第２図を用いて説明する。

半導体基板２上にフィールド酸化膜４を選択的に形成し
、素子領域を分離する。そしてこの素子領域の半導体基
板２表面に、熱酸化法を用いて膜厚２００人のゲート酸
化８１２を形成する。続いてフォトリングラフィ技術を
用いて、所定の場所にコンタクトホール３２を開口する
（第２図（ａ）参照）。

次いで、ＣＶＤ　（化学的気相成長）法を用いて、膜厚
４０００Ａのポリシリコン層を成長させた後、ＰＯＣｊ
！　３を用いた熱拡散により、リンＰを導入する。そし
てＲＩＥ（反応性イオンエツチング）法を用い、ＣＣ１
，１０２雰囲気中においてポリシリコン層のパターニン
グを行ない、ポリシリコン層１４．１６を形成する。

さらにこれらのポリシリコン層１４．１６およびフィー
ルド酸化Ｍ４をマスクとして、加速電圧５０ｋｅＶ、ド
ーズ量４Ｘ１０１Ｓａｍ−２の条件において、ヒ素イオ
ンＡｓ＋のイオン注入を行ない、半導体基板２表面にｎ
＋型不純物領域６，３４゜１０を形成する。このとき、
コンタクトホール３２を通って、ポリシリコン層１６か
らもリンＰの不純物拡散が行なわれ、ｎ＋型不純物領域
３４に隣り合うｎ＋型不純物領域３６が形成される（第
２図（ｂ）参照）。

こうして、ｎ＋型不純物領域６をソース領域とし、ｎ＋
型不純物領域３４．３６をドレイン領域とし、ポリシリ
コン層１４をゲートとするトランスファトランジスタＴ
３が形成され、またポリシリコン層１６をゲートとする
ドライバトランジスタＴ２（このソース、ドレイン領域
としてのｎ＋型不純物領域は、図面に対して垂直方向に
形成されているため、図示されない）が形成される。そ
してｎ＋型不純物領域１０は、接地電圧■ｓ１１に接続
する配線層を形成する。

半導体基板２表面に隣り合って形成されたｎ＋型不純物
領域３４．３６は、一体のものとみなしてしてｎ＋型不
純物領域８とする。そしてＣＶＤ法により、全面に膜厚
１０００Ａのシリコン窒化膜１８を成長させる（第２図
（ｃ）参照）。

次いで、ＣＶＤ法を用いて、膜厚４０００Ａのポリシリ
コン層を成長させた後、加速電圧５０ｋｅＶ、ドーズ量
４　Ｘ　１０１　Ｓａｍ−２の条件において、ヒ素イオ
ンＡｓ＋のイオン注入を行ない、低抵抗化を行なう、そ
してＲＩＥ法により、ＣＣｌ　ａ　１０２雰囲気中にお
いてポリシリコン層のパターニングを行ない、ポリシリ
コン層２０を形成する。

このポリシリコン層２０は、電源電圧Ｖｃｃに接続する
電源給電層を形成する（第２図（ｄ）参照）。

次いで、ＣＶＤ法により、膜厚１０００人のシリコン酸
化膜３８を成長させる。そしてＲＩＥ法により、ＣＦ　
４　／　Ｈ２雰囲気中においてシリコン酸化１１１３８
およびシリコン窒化膜１８を選択的にエツチング除去し
、ポリシリコン層１６．２０上の所定の場所にそれぞれ
コンタクトホール４０゜４２を開口する（第２図（ｅ）
参照）。

次いで、ＣＶＤ法により、シリコン酸化ＷＡ３８上およ
び露出されたポリシリコン層１６．２０上に、膜厚１０
００人のポリシリコン層を成長させる。そしてＲＩＥ法
により、ＣＣ１４／　０２雰囲気中においてポリシリコ
ン層のパターニングを行ない、ポリシリコン層２２を形
成する（第２図（ｆ）参照）。

このようにして、ポリシリコン層１６とポリシリコン層
２０とを接続するように設けられたポリシリコン層２２
は、不純物を導入されていないノンドー１であるために
高抵抗であり、トランスファトランジスタＴ３のドレイ
ン領域８およびドライバトランジスタＴ２のゲートと電
源電圧ｖｃ０との間に設けられる抵抗負荷Ｒ１を形成す
る。

次いで、ＨＰ温溶液浸漬して、シリコン酸化膜３８を完
全にエツチング除去する。これによって、ポリシリコン
層２２下面も露出される。なおこのとき、シリコン窒化
膜１８はエツチングされない（第２図（ｇ）参照）。

次いで、気圧Ｉ　ＴＯｒｒ程度の減圧状態における熱酸
化により、ポリシリコン層２０．２２の露出している全
表面に、膜厚２００人のシリコン酸化膜２４を形成する
。続いて、このシリコン酸化膜２４上およびシリコン窒
化［１８上に膜厚１００〇へのポリシリコン層を成長さ
せた後、ＰＯＣｊｓを用いた熱拡散により、リンＰを導
入する。そしてＲＩＥ法により、ＣＣ１−／　０２雰囲
気中においてポリシリコン層のバターニングを行なって
、ポリシリコン層２６を形成する（第２図（ｈ）参照）
。

こうして、ポリシリコン層２６は、抵抗負荷Ｒ１として
のポリシリコン層２２の、ポリシリコン層１６およびポ
リシリコン層２０とのコンタクト部を除く、その上面、
下面および側面を、すなわち垂直方向および水平方向の
全周面をシリコン酸化Ｍ２４を介して覆っているｇｌ、
護プレートを形成する。そしてこの保護プレートとして
のポリシリコン層２６は、一定電圧に保たれている。

このとき、抵抗負荷Ｒ１としてのポリシリコン層２２と
ポリシリコン層１６とのコンタクト部近傍において、ノ
ンドープのポリシリコン層２２にはポリシリコン層１６
から不純物が拡散されて低抵抗化され、このコンタクト
部の情報記憶ノードＡと同電位になっている。従って、
コンタクト部近傍におけるポリシリコン層２２とｉｔプ
レートとしてのポリシリコン層２６との間に容量が形成
される。しかもその容量は、保護プレートとしてのポリ
シリコン層２６がシリコン酸化膜２４を介して覆ってい
るポリシリコン層２２の周面全体が容量表面積に寄与す
るため、非常に大きなものとなる。

次いで、ＣＶＤ法により、全面に膜厚０．５μｍのＰＳ
ＣＪ９２８を眉間絶縁層として成長させる。

そしてトランスファトランジスタＴ３のソース領域とし
てのｎ１型不純物領域６上にコンタクトホールを開口す
る。そしてこのコンタクトホールを介してｎ＋型不純物
領域６と接続するＡＩ配線層３０を形成する（第２図（
Ｌ）参照）。

なお、上記製造方法においては、減圧熱酸化により、ポ
リシリコン層２０．２２の露出している全表面に、膜厚
２００人のシリコン酸化膜２４を形成しているが、ＣＶ
Ｄ法により、膜厚３００人のシリコン窒化膜を成長させ
てもよい。

［発明の効果］ 以上のように本発明によれば、負荷としての抵抗層が、
その全周面を絶縁膜を介して一定電圧に保たれている保
護プレートとしての導電層によつ′　て覆われているた
め、抵抗層の上下方に存在する導電層の電位によって抵
抗変調を受けることはない。

また、情報記憶ノードにおいて、抵抗層と絶縁膜を介し
てそれを覆っている保護プレートとしての導電層との間
に非常に大きな容量が形成されるため、情報記憶ノード
における容量は大きく増加し、ソフトエラーに対する耐
性が高くなる。

これによって、半導体記憶装置の信頼性を高めることが
できる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例による半導体記憶装置
を示す平面図、第１図（ｂ）は第１図（ａ＞の断面図、 第２図は一実施例による半導体記憶装置の製造方法を示
す工程図、 第３図は半導体記憶装置を示す回路図、第４図および第
５図はぞれぞれ従来の半導体記憶装置を示す断面図であ
る。 図において、 ２．５２・・・・・・半導体基板、 ４．５４・・・・・・フィールド酸化膜、６．８，１０
，３４，３６，５６，５８．６０・・・・・・ｎ＋型不
純物領域、 １２．６２・・・・・・ゲート酸化膜、１４．１６，２
０，２２，２６，６４．６６゜７０．７２，７８．８０
・・・・・・ボロシリコン層、１８・・・・・・シリコ
ン窒化膜、 ２４．３８，６８．８２・・・・・・シリコン酸化膜、
２８．７４−・・・・−ＰＳＧ膜、 ３０．７６・・・・・・Ａｊ配線層、 ３２．４０．４２・・・・・・コンタクトボール。 牛導俸装置を示す回路図 第３図

Claims (1)

1. 【特許請求の範囲】 １、負荷として抵抗層を用いるフリップフロツプ型のメ
   モリセルを有する半導体記憶装置において、 前記抵抗層のほぼ全周面に絶縁膜を介して導電層を設け
   ている ことを特徴とする半導体記憶装置。 ２、負荷として抵抗層を用いるフリップフロップ型のメ
   モリセルを有する半導体記憶装置の製造方法において、 前記抵抗層下に形成されている物質膜を除去して前記抵
   抗層下面を露出する工程と、 前記抵抗層の上面および下面に絶縁膜を介して導電層を
   形成する工程と を有することを特徴とする半導体記憶装置の製造方法。