JPS5961189A - 高密度型ｅｐｒｏｍメモリ−・アレ− - Google Patents
高密度型ｅｐｒｏｍメモリ−・アレ−Info
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- JPS5961189A JPS5961189A JP58125984A JP12598483A JPS5961189A JP S5961189 A JPS5961189 A JP S5961189A JP 58125984 A JP58125984 A JP 58125984A JP 12598483 A JP12598483 A JP 12598483A JP S5961189 A JPS5961189 A JP S5961189A
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- JP
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- floating gate
- layer
- source
- gate
- control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電気的にプログラム可能な読出し専用メモリ
ー即ちＥＰＲＯＭは、その内部で各セルがソースとドレ
ーン間に延在するチャネルを有する基板の表面に離間さ
れたソースおよびドレーン領域を有するメモリー・セル
のアレーを形成することにより作ることができる。ポリ
ノリコンのフローティング・ゲートが前記チャネル上に
形成され、制御ゲートがこのフローティング・ゲート上
に形成される。このセルは同時にソースおよびドレーン
間にある電圧差を与え、制御ゲートに対してあろ電圧を
与えることによりアドレス指定される。
ー即ちＥＰＲＯＭは、その内部で各セルがソースとドレ
ーン間に延在するチャネルを有する基板の表面に離間さ
れたソースおよびドレーン領域を有するメモリー・セル
のアレーを形成することにより作ることができる。ポリ
ノリコンのフローティング・ゲートが前記チャネル上に
形成され、制御ゲートがこのフローティング・ゲート上
に形成される。このセルは同時にソースおよびドレーン
間にある電圧差を与え、制御ゲートに対してあろ電圧を
与えることによりアドレス指定される。
制御ゲートにおける電圧は、この制御ゲート力・らの′
電界を修正するため前記フローティング・ゲートに電荷
が格納されているかどうかに従って、前記チャネルを経
て前記ソースおよびドレーン間に電流が流れたりＩＪｌ
ｆｉれなかったりする。セル’ｔＺ ”Ｅｆｔ荷を前記
フローティング・ゲートに転送するため充分な電圧をこ
れに与えろことによってプログラムされる。
電界を修正するため前記フローティング・ゲートに電荷
が格納されているかどうかに従って、前記チャネルを経
て前記ソースおよびドレーン間に電流が流れたりＩＪｌ
ｆｉれなかったりする。セル’ｔＺ ”Ｅｆｔ荷を前記
フローティング・ゲートに転送するため充分な電圧をこ
れに与えろことによってプログラムされる。
従来技術のセルは、前記ソースおよびドレーンに対して
電圧を与える導通経路とチャネル領域を通過するボリノ
リコンの制御ゲート間性を生じるような方法で構成され
てきた。こσ）分離は、ソースおよびドレーン経路と制
御ゲート間ａ）容量的な相互干渉に対する防護となる。
電圧を与える導通経路とチャネル領域を通過するボリノ
リコンの制御ゲート間性を生じるような方法で構成され
てきた。こσ）分離は、ソースおよびドレーン経路と制
御ゲート間ａ）容量的な相互干渉に対する防護となる。
このような容量的な漏話は回路における電圧σつ変化に
おける党入れ難い速度の低下を生じる。従って、スイッ
チング動作は遅くなり、アクセス時間は長くなる。
おける党入れ難い速度の低下を生じる。従って、スイッ
チング動作は遅くなり、アクセス時間は長くなる。
従って、高速メモリーは、臨界導通経路の物理的な分離
することが必要な電気的に独立した回路素子を必要とす
る。横方向の分離はシリ゛コン・チップ上の面積を費や
し、アレーにおけるセル密度を減少する。垂直方向の分
離を用いて相互に絶縁された臨界導通経路を保持し容量
的な諸効果を避けたセルを形成するため色々な方法を提
供して高いセル密度を有するメモリーを設計する試みが
なされてきた。従って、単なる全問的な分離のため余分
な横方向の全開を必要とぜずに制御ゲート経路がソース
およびドレーン経路の真上に積重ねることもできる。従
って、各セルは、マスキングおよびエツチング手法に関
する水準技術（でよってのみその大きさの制約を受ける
幾何学的に可能な限り小さな寸法にすることができる。
することが必要な電気的に独立した回路素子を必要とす
る。横方向の分離はシリ゛コン・チップ上の面積を費や
し、アレーにおけるセル密度を減少する。垂直方向の分
離を用いて相互に絶縁された臨界導通経路を保持し容量
的な諸効果を避けたセルを形成するため色々な方法を提
供して高いセル密度を有するメモリーを設計する試みが
なされてきた。従って、単なる全問的な分離のため余分
な横方向の全開を必要とぜずに制御ゲート経路がソース
およびドレーン経路の真上に積重ねることもできる。従
って、各セルは、マスキングおよびエツチング手法に関
する水準技術（でよってのみその大きさの制約を受ける
幾何学的に可能な限り小さな寸法にすることができる。
従来技術はこれまでのところ、このような活度の構成に
充分な成功を納めたことはなかった。
充分な成功を納めたことはなかった。
米国特許第４，１４１，０２１号は、最初に水平方向の
ポリシリコン線（垂直方向に配向されたソースおよびド
レーンのＮ中型拡散導体に対して）を画成するコンパク
トなセルを形成するプロセスを開示している。酸化物領
域はこの水平方向勝間で成長し、次いでマスキングおよ
びエツチング工程を用いて全ての水平方向ＭＫわたる垂
直方向のスロットを形成し、これにより酸化物領域の帯
条がフローティング・ゲートのアレーの背後に残る。
ポリシリコン線（垂直方向に配向されたソースおよびド
レーンのＮ中型拡散導体に対して）を画成するコンパク
トなセルを形成するプロセスを開示している。酸化物領
域はこの水平方向勝間で成長し、次いでマスキングおよ
びエツチング工程を用いて全ての水平方向ＭＫわたる垂
直方向のスロットを形成し、これにより酸化物領域の帯
条がフローティング・ゲートのアレーの背後に残る。
この垂直方向のスロットは、垂直方向のノースおよび・
ドレーン線を形成するためＮ −１−拡散を許容する。
ドレーン線を形成するためＮ −１−拡散を許容する。
インターポリ酸化物層に続いて第２のポリシリコン層が
形成され、次いで、無軸マスクが完全娯配置されること
を前提として、フローティング・ゲート上を通過する水
平方向のｆｌｔｌＪ御ゲート１４にマスクされ食刻され
る。しかし、このような完全な配置は実際には稀であり
、Ｕｔってこのプロセスは低いγ率をもたらすことにな
る。（γとはゲート・キャパンタンスヲ制御−３−るフ
ローティング・ゲートと全ての導体のキャバノタンスに
対スル全ンローテイング・ゲート間の比率として定義さ
れる）。
形成され、次いで、無軸マスクが完全娯配置されること
を前提として、フローティング・ゲート上を通過する水
平方向のｆｌｔｌＪ御ゲート１４にマスクされ食刻され
る。しかし、このような完全な配置は実際には稀であり
、Ｕｔってこのプロセスは低いγ率をもたらすことにな
る。（γとはゲート・キャパンタンスヲ制御−３−るフ
ローティング・ゲートと全ての導体のキャバノタンスに
対スル全ンローテイング・ゲート間の比率として定義さ
れる）。
米国特許第４，１５１．．０２１号の第２図および第５
ｅ図によれば、酸化物層２４か一時に拡散経路２２とフ
ローティング・ゲート１３の両方にわたって形成される
ことが判る。このため、を良好な容量結合となるように
７０−ティング・ケートに対して制御ゲート１４を元号
に接近さぜろためにこれらゲートは拡散線２２に対して
接近状態を維持し、従ってまたこれらと容量的に結合し
て非常に低速の回路を形成しなければならない。要約す
れば、この発明から、はコンパクトなセル形態が得られ
るが、この回路は不整合の問題が本質的に不可避である
ため容量的結合特性が劣るものである。
ｅ図によれば、酸化物層２４か一時に拡散経路２２とフ
ローティング・ゲート１３の両方にわたって形成される
ことが判る。このため、を良好な容量結合となるように
７０−ティング・ケートに対して制御ゲート１４を元号
に接近さぜろためにこれらゲートは拡散線２２に対して
接近状態を維持し、従ってまたこれらと容量的に結合し
て非常に低速の回路を形成しなければならない。要約す
れば、この発明から、はコンパクトなセル形態が得られ
るが、この回路は不整合の問題が本質的に不可避である
ため容量的結合特性が劣るものである。
米国特許第４，２６７．６３２号もまたできるたけ小さ
な形態のセル構造を提供するものであるが、ここでは垂
直方向のポリシリコン線の画成から説明する。これらの
垂直方向線はそれ自体垂直方向のＮ十拡散導通経路を画
成するためマスキングを行ない、このため余分なソース
およびドレーンのマスキング工程を省く。しかし、これ
らの最初の垂直平衡線はセル間の必要な領域における酸
化物領域の形成を阻止する。Ｎ十拡散の後インターポリ
酸化物が形成され、これに続いてポリシリコンの第２の
層が存在し、これは次に水平方向の帯条に食刻されて制
御ゲートを形成する。このエツチング操作は、下側の第
１の垂直方向ポリシリコンの帯条を重合する制御ゲート
と整合関係にある個々のフローティング・ゲートに切離
すため前記ポリシリコン帯条を干”方に続行される。こ
の時、セルを電気的に隔離するため、残りのセル間の領
域（第７図の領域２８ａ）にホウ素を注入して領域の終
端部を形成する。これらの場所における酸化物領域は前
記特許目体が第５佃６行目において認めるμｍ１＜良好
で゛あろか、このプロセスにおけるこの段階の酸［（二
物・頭載の長い高温度の成長か前に形成されたゲートの
酸化物およびインターポリ酸化物を劣化させろおそれが
ある。従って、不整合の回頭はいずれ当面することにな
るが、この米国特許は第５佃１行目においてこの細心領
域が何等かの方法でポリシリコン線１８の前に形成する
ことができることを示唆している。
な形態のセル構造を提供するものであるが、ここでは垂
直方向のポリシリコン線の画成から説明する。これらの
垂直方向線はそれ自体垂直方向のＮ十拡散導通経路を画
成するためマスキングを行ない、このため余分なソース
およびドレーンのマスキング工程を省く。しかし、これ
らの最初の垂直平衡線はセル間の必要な領域における酸
化物領域の形成を阻止する。Ｎ十拡散の後インターポリ
酸化物が形成され、これに続いてポリシリコンの第２の
層が存在し、これは次に水平方向の帯条に食刻されて制
御ゲートを形成する。このエツチング操作は、下側の第
１の垂直方向ポリシリコンの帯条を重合する制御ゲート
と整合関係にある個々のフローティング・ゲートに切離
すため前記ポリシリコン帯条を干”方に続行される。こ
の時、セルを電気的に隔離するため、残りのセル間の領
域（第７図の領域２８ａ）にホウ素を注入して領域の終
端部を形成する。これらの場所における酸化物領域は前
記特許目体が第５佃６行目において認めるμｍ１＜良好
で゛あろか、このプロセスにおけるこの段階の酸［（二
物・頭載の長い高温度の成長か前に形成されたゲートの
酸化物およびインターポリ酸化物を劣化させろおそれが
ある。従って、不整合の回頭はいずれ当面することにな
るが、この米国特許は第５佃１行目においてこの細心領
域が何等かの方法でポリシリコン線１８の前に形成する
ことができることを示唆している。
本発明は、前述の諸問題を開被し、本文に述べた如き良
好なセル間の酸化物領域を依然として維持しながら、７
０−ティング・ゲート、制御ゲートおよびチャネル間の
適正なある整合状態の最小限度の幾何学的寸法のセルを
許容する構造およびこの構造を提供するプロセスを提供
するものである。
好なセル間の酸化物領域を依然として維持しながら、７
０−ティング・ゲート、制御ゲートおよびチャネル間の
適正なある整合状態の最小限度の幾何学的寸法のセルを
許容する構造およびこの構造を提供するプロセスを提供
するものである。
要約すれは、本発明は最初に導通状態のポリシリコンの
２つの絶縁層の形成、次いで下方の層がらフローティン
グ・ゲートをまた上方の層から制御ゲートを形成するた
め同時に両方の層のエツチングの実施を行なうものであ
る。このように、フローティング・ゲートと制御ゲート
は、例えエツチング工程に対するマスクが不整合状態と
なっても、自動的にあらゆる側面におし・て相互に整合
する。従って、これらの整合状態のゲートは前記フロー
ティング・ゲートおよび制御ゲートの両方とそれ自体整
合されるソースおよびドレーン領域を画成するため便用
することができる。ゲートが全ての側面において整合状
態に食刻されるため、制御ゲートは、適音メモリーのア
レーの構成のため必要とされる如く専通ワード線に一緒
に電気的に接続されることはない。その結果、適当なワ
ード線に食刻される全ての開側１ゲートの最上部におけ
る第：３のポリシリコン層を付加することにより調整さ
れる。例えワード線を画成するマスクがセル位置に対し
て不整合状態になる場合でも、ワード線に対し電気的に
接続１〜る実際の制・叫１ケート素子が既Ｖこその下側
の全ての構造に関してそれ自体整合される故に問題は一
切生じない。他のオ］ｊ点については以下の史に詳細な
記述から明らかになるであろう。
２つの絶縁層の形成、次いで下方の層がらフローティン
グ・ゲートをまた上方の層から制御ゲートを形成するた
め同時に両方の層のエツチングの実施を行なうものであ
る。このように、フローティング・ゲートと制御ゲート
は、例えエツチング工程に対するマスクが不整合状態と
なっても、自動的にあらゆる側面におし・て相互に整合
する。従って、これらの整合状態のゲートは前記フロー
ティング・ゲートおよび制御ゲートの両方とそれ自体整
合されるソースおよびドレーン領域を画成するため便用
することができる。ゲートが全ての側面において整合状
態に食刻されるため、制御ゲートは、適音メモリーのア
レーの構成のため必要とされる如く専通ワード線に一緒
に電気的に接続されることはない。その結果、適当なワ
ード線に食刻される全ての開側１ゲートの最上部におけ
る第：３のポリシリコン層を付加することにより調整さ
れる。例えワード線を画成するマスクがセル位置に対し
て不整合状態になる場合でも、ワード線に対し電気的に
接続１〜る実際の制・叫１ケート素子が既Ｖこその下側
の全ての構造に関してそれ自体整合される故に問題は一
切生じない。他のオ］ｊ点については以下の史に詳細な
記述から明らかになるであろう。
最初に第１図に」６いて、Ｐ型シリコン基板１０の小さ
な部分が絶縁ゲートの酸化物層１２と、第１のポリシリ
コン（多結晶シリコン〕の樽電層１４と、インターポリ
酸化物絶縁層１６と、第２のポリシリコン層１８と、保
護窒化物層２０とにより覆われた状態で示されている。
な部分が絶縁ゲートの酸化物層１２と、第１のポリシリ
コン（多結晶シリコン〕の樽電層１４と、インターポリ
酸化物絶縁層１６と、第２のポリシリコン層１８と、保
護窒化物層２０とにより覆われた状態で示されている。
これらの全ての層は、当業者にとって周知の手法により
形成されるが、熱論本発明の本質的な原理はＮ型の基板
から始まる逆の極性の素子に対しても等しく適用できる
。
形成されるが、熱論本発明の本質的な原理はＮ型の基板
から始まる逆の極性の素子に対しても等しく適用できる
。
従来のマスキング工程を用℃・て層２０上のフォトレノ
スト層における一連の水平方向の帯条を画成する。従っ
て、これらの７オトレー７ストの帯条は、第２図に示さ
れる如くスロット２２を形成するように適当なエツチン
グ手法を用いて層２０．１８．１６．１４を除去する間
、その下方の構造を保護する。第３図における如く上方
から見れば、スロット２２かアレーを複数の水平方向の
帯条に分割し、その各々がポリシリコン層１８の重合１
−る帯条と正確に整合状態にある帯状のポリシリコン層
１４を有することが判ろう。仕上かった時、フローティ
ング・ゲートは層１４０部分と層１８の制御ゲート部分
とからなっている。
スト層における一連の水平方向の帯条を画成する。従っ
て、これらの７オトレー７ストの帯条は、第２図に示さ
れる如くスロット２２を形成するように適当なエツチン
グ手法を用いて層２０．１８．１６．１４を除去する間
、その下方の構造を保護する。第３図における如く上方
から見れば、スロット２２かアレーを複数の水平方向の
帯条に分割し、その各々がポリシリコン層１８の重合１
−る帯条と正確に整合状態にある帯状のポリシリコン層
１４を有することが判ろう。仕上かった時、フローティ
ング・ゲートは層１４０部分と層１８の制御ゲート部分
とからなっている。
次に、注入領域をスロット２２内に装入してＰ＋ドープ
領域２４を形成し、酸化物領域２６は熱を用いてスロッ
ト２２内に成長させられて隣接するセル間の良好な電気
的絶縁状態を確保する。第４図はその結果得た構造を示
して℃・ろ。
領域２４を形成し、酸化物領域２６は熱を用いてスロッ
ト２２内に成長させられて隣接するセル間の良好な電気
的絶縁状態を確保する。第４図はその結果得た構造を示
して℃・ろ。
第５図の構造に進めるため、ソース／ドレーン拡散マス
ク工程を用いて前記スロット２２に対し略々直角のフォ
トレジストの垂直方向の帯条により画成する。種々の層
はスロット２８を形成するように基板１ｕよで下方に食
刻されろか、垂直方向の帯条はマスキング材料により保
護さＪｔて所定位置に維持する。導電性を有するソース
オ６よびトレー／価域３０を形成するためＮ十拡散工程
を月］いてスロット２８における基板１０σ）表面なト
ープ′１″る。残りのフォトレジストは剥離さｈる。
ク工程を用いて前記スロット２２に対し略々直角のフォ
トレジストの垂直方向の帯条により画成する。種々の層
はスロット２８を形成するように基板１ｕよで下方に食
刻されろか、垂直方向の帯条はマスキング材料により保
護さＪｔて所定位置に維持する。導電性を有するソース
オ６よびトレー／価域３０を形成するためＮ十拡散工程
を月］いてスロット２８における基板１０σ）表面なト
ープ′１″る。残りのフォトレジストは剥離さｈる。
第６図は平面図において紀５図の導電性を有′１−る部
分を示している。ソースおよびドレーン領域３０は第６
図に示されている。ここで７Ｊ＜’１一方Ｉ町σつ帯条
は一連のランドに分割さＪｔｌそσつ各々（ま４つの１
則ｌ′（］１の全てにおいてポリシリコン１ｍ１８σつ
重合１−ろ四角い部分と正確に整合状態にある／１・さ
な四ノ（４形のポリシリコン層１４を含ん−Ｑ ｕ ’
る。名−フローティング・ゲート１４と制御り一一ト１
８１司に正４Ｉｌｆ（Ｋ整合状態がイｌに保されるため
、七ルＸｊ−法（末（１」口旨な整合状態の補償のため
余分な寸法を含めるｌ−要はない。従って、各セルの寸
法は形状的に可り旨な最も小さく、マスキングおよびエ
ツチング手法における水準技術により制約されるに過ぎ
なし・。その後のマスク間の重合における僅かな誤差力
）も保護するため重合部における厳密な設計を必要とし
ない。
分を示している。ソースおよびドレーン領域３０は第６
図に示されている。ここで７Ｊ＜’１一方Ｉ町σつ帯条
は一連のランドに分割さＪｔｌそσつ各々（ま４つの１
則ｌ′（］１の全てにおいてポリシリコン１ｍ１８σつ
重合１−ろ四角い部分と正確に整合状態にある／１・さ
な四ノ（４形のポリシリコン層１４を含ん−Ｑ ｕ ’
る。名−フローティング・ゲート１４と制御り一一ト１
８１司に正４Ｉｌｆ（Ｋ整合状態がイｌに保されるため
、七ルＸｊ−法（末（１」口旨な整合状態の補償のため
余分な寸法を含めるｌ−要はない。従って、各セルの寸
法は形状的に可り旨な最も小さく、マスキングおよびエ
ツチング手法における水準技術により制約されるに過ぎ
なし・。その後のマスク間の重合における僅かな誤差力
）も保護するため重合部における厳密な設計を必要とし
ない。
拡散領域３０はメモリーのアレーに対づ−るヒ゛ノド線
を形成する。ワード線が史に形成されて水平方向の列に
おける全ての制御ゲート１８を一緒に接続する。これは
第７図に示されるように１１なわれる。スロット２８を
光填するためソースおよびドレーン領域３０酸化させら
れろ。窒化物層２０を全ての素子の最上部から剥離し、
これによりポリシリコン制御ゲート１８を路程づ−る。
を形成する。ワード線が史に形成されて水平方向の列に
おける全ての制御ゲート１８を一緒に接続する。これは
第７図に示されるように１１なわれる。スロット２８を
光填するためソースおよびドレーン領域３０酸化させら
れろ。窒化物層２０を全ての素子の最上部から剥離し、
これによりポリシリコン制御ゲート１８を路程づ−る。
次に、全ての制御ゲートを電気的に接合する第３σ〕月
ソリシリコン層３２が蒸着される。最後に、層３２カ′
−第８図に示される如く水平方向の帯条３４にマスキン
グおよびエンチングされる。谷帯条３４カータ］ｊ状の
ｔｌｔｌＪ御ゲート１８の谷々と電気的に接続するンヒ
けてよいため、この工程におり゛る不整合状態は問題と
ならない。このゲー）−１８はそれ自体既に適正な位１
直にある。この点は、下側の１ｌｌＪ御ゲート１８に対
して石側に大きな不」ｆ合状態にあろ帯条３４を示す第
８図に示されている。同様に、第９図の′″１／１１″
１Ｊ図は帯条３４か位置的にずれるも依然として適正に
」（合された制御ケ−１・１８と一体に′電気的に接続
１−る状態を示している。
ソリシリコン層３２が蒸着される。最後に、層３２カ′
−第８図に示される如く水平方向の帯条３４にマスキン
グおよびエンチングされる。谷帯条３４カータ］ｊ状の
ｔｌｔｌＪ御ゲート１８の谷々と電気的に接続するンヒ
けてよいため、この工程におり゛る不整合状態は問題と
ならない。このゲー）−１８はそれ自体既に適正な位１
直にある。この点は、下側の１ｌｌＪ御ゲート１８に対
して石側に大きな不」ｆ合状態にあろ帯条３４を示す第
８図に示されている。同様に、第９図の′″１／１１″
１Ｊ図は帯条３４か位置的にずれるも依然として適正に
」（合された制御ケ−１・１８と一体に′電気的に接続
１−る状態を示している。
第１０図Ｑま、別の７氾、脈数化物層３６ケ加えまた最
上部に≦α属回線部３８を形成Ｊ−ろことによりアレー
が完成される方法を示している。金属回線３８ンソース
および！・レーン拡散領域３０に対し接点するため、必
要に応じて金属接点を形成することもできる。従って、
このアレーの表面は画業者には周知の方法でガラスの保
穫層等によって適当に被覆されることになる。
上部に≦α属回線部３８を形成Ｊ−ろことによりアレー
が完成される方法を示している。金属回線３８ンソース
および！・レーン拡散領域３０に対し接点するため、必
要に応じて金属接点を形成することもできる。従って、
このアレーの表面は画業者には周知の方法でガラスの保
穫層等によって適当に被覆されることになる。
第１図乃至第１０図は本発明の製造過程の逐次の形態を
示す図（第３図、第６図および第９図は専′亀素子を示
ず平面図、および他の図はメモリー・アレーの典型的な
部分ｈ）１面図）である。 １ｕ・・Ｐ型シリコン基板、 １２ 酸化物層、１
４ ポリシリコン導電層、 １６ ・ インターポ
リ鹸化物絶縁層、 １８ ・・第２のポリノリコン
層、２０ 保護蟹化物層、 ２２ スロノｒ、
２４ ・Ｐ＋ドープ領域、 ２６ ・・−酸化物領域
、２８ ・スロット、３０ ソースおよびトレーン
領域、３２・・・ポリノリコン層、 ３４ ・水平方
向の帯条、３６ ・・絶縁酸化物層、 ３８ ・金
属回線部。 特許出願人 ナショナノーセミコンタ゛クター・コ
ーポレーにン（外４名） ＦＩＧ、 ４ ＦＩＧ、 ８
示す図（第３図、第６図および第９図は専′亀素子を示
ず平面図、および他の図はメモリー・アレーの典型的な
部分ｈ）１面図）である。 １ｕ・・Ｐ型シリコン基板、 １２ 酸化物層、１
４ ポリシリコン導電層、 １６ ・ インターポ
リ鹸化物絶縁層、 １８ ・・第２のポリノリコン
層、２０ 保護蟹化物層、 ２２ スロノｒ、
２４ ・Ｐ＋ドープ領域、 ２６ ・・−酸化物領域
、２８ ・スロット、３０ ソースおよびトレーン
領域、３２・・・ポリノリコン層、 ３４ ・水平方
向の帯条、３６ ・・絶縁酸化物層、 ３８ ・金
属回線部。 特許出願人 ナショナノーセミコンタ゛クター・コ
ーポレーにン（外４名） ＦＩＧ、 ４ ＦＩＧ、 ８
Claims (6)
- （１）各々かチャネル領域をその間に有する基板上の離
間されたソースおよびドレーン領域を含む複数のメモリ
ー・セルを有するフローティング・ゲートの半導体メモ
リー・アレーであって、前記の離間されたソースおよび
ドレーン領域か第１の方向に延在する複数の長形の導電
鎖酸を総合的に形成するフローティング・ゲートの半導
体メモリー・アレーにおいて、 前記チャネル上でこれから絶縁され前記ソースおよびド
レーン領域の縁部と整合されかつチャネルの縁部と壓合
されたフローティング・ゲートと、前記フローティング
・ゲート上でこれから絶縁され、前記ソースおよびドレ
ーン領域の縁部と整合されかつ前記チャネルの縁部と組
合された制御ケートと、 削記第１の方向と１１１ｄ々直交する＠’ ２の方向に
配置された列状の制御ゲートを一体に接続する複数の導
電性を有する帯条とを含むことを特徴とするセル。 - （２）前記フローティング・ゲートは第１の多結晶シリ
コン層の各部から形成され、前〜記・制御ゲートは第２
の多結晶シリコン層から形成され、前記の複数の帯条は
第３の他結晶シリコン層から形成されることを特徴とす
る特許請求の範囲第１項記載のアレ〜。 - （３）谷々かその間に延在するチャネルを有する基板上
に離間されたソースおよびドレーン領域を内蔵する複数
のメモリー・セルと、前記チャネル上に配置されたフロ
ーティング・ゲートと該フローティング・ゲート上に配
置された制御ゲートを有するフローティング・ゲート半
導体メモリーを製造する方法において、 第１と第２の導電性のポリシリコン層を前記基板上に形
成し、 前記基板に対して最も近い層から絶縁されたフロルティ
ング・ゲートを形成しかつ他の層から絶縁された制御ｊ
ゲートを形成するように前記第１と第２の層を一緒に食
刻し、前記制御ゲートはその下方Ｋ ７０−ティング・
ゲートを有する全側面上に整合され、 前記の整合されたフローティング・ゲートと制御ケート
を用いて前記ソースおよびトレー／領域を画成し、 前記制御ゲートを一体に電気的に接続してワード回線を
形成する工程からなることを特徴とする方法。 - （４）前記の食刻工程か両方の層の各部を除去して第１
の方向に延在づ−る複数の第１のスロットを形成し、該
第１のスロットに酸化物領域を形成し、両方の層の別の
各部を除去して第２の方向に延在する複数の第２のスロ
ットを形成する工程を含み、前記第２の方向は前記第１
の方向と交差し、前記画成工程は前記第２のスロットを
介してドーノくントを装入してソースおよびドレーン領
域を形成づ−ろ工程を含むことを特徴とする特許請求の
範囲第３項記載の方法。 - （５）前記制御ゲートを電気的に接続する前記工程は、
制御ゲートの最上部に第３のポリノリコン層を形成し、
かつ前記ワード回線を構成するポリシリコン帯条を背後
に残すように前記第３の層の各部除去する工程を含むこ
とを特徴とする特許請求の範囲第３項記載の方法。 - （６）前記制御ゲートを電気的に接続１−る前記工程は
、制御ｊゲートの最上部に縞３のポリノリコン層を形成
し、かつ前記ワード回線を構成するポリシリコン帯条を
背後に残すように前記第３の層の各部を除去する工程を
含むことを特徴とする特許請求の範囲第４項記載の方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41832982A | 1982-09-15 | 1982-09-15 | |
| US418329 | 1982-09-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961189A true JPS5961189A (ja) | 1984-04-07 |
Family
ID=23657658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125984A Pending JPS5961189A (ja) | 1982-09-15 | 1983-07-11 | 高密度型ｅｐｒｏｍメモリ−・アレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961189A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216480A (ja) * | 1985-03-22 | 1986-09-26 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JPS61222159A (ja) * | 1985-01-30 | 1986-10-02 | テキサス インスツルメンツ インコ−ポレイテツド | 電気的にプログラム可能なメモリ・セル |
| JPS63102266A (ja) * | 1986-08-21 | 1988-05-07 | コミッサレ・ア・レナジイ・アトミック | 半導体基板上の集積回路、集積メモリセルおよびその製造方法 |
| JPS63170969A (ja) * | 1986-03-27 | 1988-07-14 | テキサス インスツルメンツ インコ−ポレイテツド | 非揮発性メモリ |
| JPS63249376A (ja) * | 1987-03-12 | 1988-10-17 | エッセジーエッセートムソン マイクロエレクトロニクス ソチエタ ペル アノニム | Ｅｐｒｏｍメモリセルマトリックス |
| JPH0629496A (ja) * | 1992-04-23 | 1994-02-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07106449A (ja) * | 1993-10-08 | 1995-04-21 | Nec Corp | 不揮発性半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137982A (en) * | 1978-04-19 | 1979-10-26 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1983
- 1983-07-11 JP JP58125984A patent/JPS5961189A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137982A (en) * | 1978-04-19 | 1979-10-26 | Hitachi Ltd | Semiconductor device and its manufacture |
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| JPS63102266A (ja) * | 1986-08-21 | 1988-05-07 | コミッサレ・ア・レナジイ・アトミック | 半導体基板上の集積回路、集積メモリセルおよびその製造方法 |
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| JPH0629496A (ja) * | 1992-04-23 | 1994-02-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07106449A (ja) * | 1993-10-08 | 1995-04-21 | Nec Corp | 不揮発性半導体記憶装置 |
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