JPS63249376A - Ｅｐｒｏｍメモリセルマトリックス - Google Patents
ＥｐｒｏｍメモリセルマトリックスInfo
- Publication number
- JPS63249376A JPS63249376A JP63056501A JP5650188A JPS63249376A JP S63249376 A JPS63249376 A JP S63249376A JP 63056501 A JP63056501 A JP 63056501A JP 5650188 A JP5650188 A JP 5650188A JP S63249376 A JPS63249376 A JP S63249376A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- control gate
- drain
- line
- eprom memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、それぞれ独立した浮動ゲートを有する対称構
成の１対の半セルから成るＥＰＲＯＭメモリセルに関す
る。
成の１対の半セルから成るＥＰＲＯＭメモリセルに関す
る。
通常のＩ！ＰＲＯＭメモリセルは、それぞれ１個のソー
ス、ドレイン、浮動ゲート及び制御ゲートから成り、浮
動ゲート及び制御ゲートは、それぞれポリシリコンの第
１の層及び第２の層となっており、なおこれらのポリシ
リコン層の間に誘電体酸化物（ｄｉｅｌｅｃｔｒｉｃ
ｏｘｉｄｅ）を介在させて成っている。
ス、ドレイン、浮動ゲート及び制御ゲートから成り、浮
動ゲート及び制御ゲートは、それぞれポリシリコンの第
１の層及び第２の層となっており、なおこれらのポリシ
リコン層の間に誘電体酸化物（ｄｉｅｌｅｃｔｒｉｃ
ｏｘｉｄｅ）を介在させて成っている。
このようなメモリセルのメモリマトリックスへの組込み
構成は、公知種類或いは本願出願人の出願にかかわる特
開昭６１−１２０４７４ （１９８４年１１月７日出願
のイタリア共和国特許出願第２３４７９ Ａ／８４号）
に開示された種類のものであって良い。
構成は、公知種類或いは本願出願人の出願にかかわる特
開昭６１−１２０４７４ （１９８４年１１月７日出願
のイタリア共和国特許出願第２３４７９ Ａ／８４号）
に開示された種類のものであって良い。
「書き込みの行われた」即ち「プログラムされた」この
ようなセルは、検知相において、セルを非導電状態に維
持する浮動ゲートに負の電荷を必要とする。「バージシ
」即ち「プログラムされていない」セルの浮動ゲートは
、放電されており、従って導電状態となっている。適宜
検出増幅器を用いて行い得る「非導電」状態であるか或
いは「導電」状態であるかの検知により、セルに書き込
みが行われているか否かを知ることが出来る。
ようなセルは、検知相において、セルを非導電状態に維
持する浮動ゲートに負の電荷を必要とする。「バージシ
」即ち「プログラムされていない」セルの浮動ゲートは
、放電されており、従って導電状態となっている。適宜
検出増幅器を用いて行い得る「非導電」状態であるか或
いは「導電」状態であるかの検知により、セルに書き込
みが行われているか否かを知ることが出来る。
この点に関し、ＥＰＲＯＭメモリセルにつき最もしばし
ば起こる実際的な問題の代表的なものは、２層のポリシ
リコン層の間に設けられる誘導体、即ち電気的絶縁体の
欠陥である。誘電体に欠陥があると、「書き込みの行わ
れた」セルに貯えられた電荷が漸減し、その結果セルが
導電性、即ち「プログラムされていない」状態を示す状
態となるおそれがある。誘電体に欠陥のある「プログラ
ムされた」セルがあると、それが「プログラムされてい
ない」セルであるかのように感知されるおそれがあるわ
けである。このような場合には、検知相において誤りの
発生することは明らかである。
ば起こる実際的な問題の代表的なものは、２層のポリシ
リコン層の間に設けられる誘導体、即ち電気的絶縁体の
欠陥である。誘電体に欠陥があると、「書き込みの行わ
れた」セルに貯えられた電荷が漸減し、その結果セルが
導電性、即ち「プログラムされていない」状態を示す状
態となるおそれがある。誘電体に欠陥のある「プログラ
ムされた」セルがあると、それが「プログラムされてい
ない」セルであるかのように感知されるおそれがあるわ
けである。このような場合には、検知相において誤りの
発生することは明らかである。
本発明の目的は、誘電体中の欠陥により発生する検知上
の問題発生のおそれが実質的に全（無いＩＩ！ＰＲＯＭ
メモリセルを製造することである。
の問題発生のおそれが実質的に全（無いＩＩ！ＰＲＯＭ
メモリセルを製造することである。
この目的は、本発明によれば、それぞれ１個のソース、
ドレイン、浮動ゲート及び制御ゲートを有し、浮動ゲー
トと制御ゲートの間に誘電体（又は電気絶縁体）酸化物
を介在させて成るＥＰＲＯＭメモリセルであって、ドレ
イン及び制御ゲートを共有すると共に、物理的には独立
しているが電気的には相互に接続されたソース及び物理
的にも電気的にも独立した浮動ゲートを有する対称構成
の２個の半セルから成ることを特徴とするＥＰＲＯＭメ
モリセルを提供することにより達成される。
ドレイン、浮動ゲート及び制御ゲートを有し、浮動ゲー
トと制御ゲートの間に誘電体（又は電気絶縁体）酸化物
を介在させて成るＥＰＲＯＭメモリセルであって、ドレ
イン及び制御ゲートを共有すると共に、物理的には独立
しているが電気的には相互に接続されたソース及び物理
的にも電気的にも独立した浮動ゲートを有する対称構成
の２個の半セルから成ることを特徴とするＥＰＲＯＭメ
モリセルを提供することにより達成される。
このような本発明の構成によれば、プログラミングの行
われたセルの半セルの１方に欠陥があった場合、この半
セルは導電性となるものの他方の半セルはそのようには
ならないセルとすることが出来、また２個の半セルが共
に導電性である時にのみセルが導電性であるとの判定を
行う検知増幅器によれば、この場合の欠陥誘電体は検知
されず、従って正確な検知が可能となる。
われたセルの半セルの１方に欠陥があった場合、この半
セルは導電性となるものの他方の半セルはそのようには
ならないセルとすることが出来、また２個の半セルが共
に導電性である時にのみセルが導電性であるとの判定を
行う検知増幅器によれば、この場合の欠陥誘電体は検知
されず、従って正確な検知が可能となる。
欠陥の発生は、実質的に統計上の事実であるから、２個
の半セルが共に欠陥を有する場合というのはほとんどあ
り得ない。従って、マトリックスの場合には回路のいず
れかを問わず１００％の信頼性が得られる。このことは
、大型のＨＰＲＯＭを種々の他の機能、例えばマイクロ
プロセッサ、ＳＤＴセル等に組合わせる必要のある機器
の場合に非常に有用である。これは、信頼性が極めて高
い、高出力製品が製造し得るからである。
の半セルが共に欠陥を有する場合というのはほとんどあ
り得ない。従って、マトリックスの場合には回路のいず
れかを問わず１００％の信頼性が得られる。このことは
、大型のＨＰＲＯＭを種々の他の機能、例えばマイクロ
プロセッサ、ＳＤＴセル等に組合わせる必要のある機器
の場合に非常に有用である。これは、信頼性が極めて高
い、高出力製品が製造し得るからである。
本発明は、従来公知のセルの配設構成又は前述した特開
昭６１−１２０４７４に開示されたそれ或いはその他の
種類の配設構成に利用し得る。
昭６１−１２０４７４に開示されたそれ或いはその他の
種類の配設構成に利用し得る。
以下、添付図面を参照し、上記特開昭６１−１２０４７
４に開示されたｌｌｉＦＲＯＭメモリマトリックスを単
に例示の意味で例にとり、更に詳細な説明を記載する。
４に開示されたｌｌｉＦＲＯＭメモリマトリックスを単
に例示の意味で例にとり、更に詳細な説明を記載する。
第１図に示されたＥＰＲＯＭメモリマトリックスは、単
結晶シリコンの基板ＳＳから成り、そこにＮｏ ドープ
により形成された、物理的には隔離されている又は独立
しているが、電気的には（第１図において左側の）端部
において相互に接続された複数の、等間隔で平行に配さ
れたソースラインＳ及びこれらのソースラインＳと交互
に配され、等間隔で平行に配された複数のドレインライ
ンＤが形成されている。
結晶シリコンの基板ＳＳから成り、そこにＮｏ ドープ
により形成された、物理的には隔離されている又は独立
しているが、電気的には（第１図において左側の）端部
において相互に接続された複数の、等間隔で平行に配さ
れたソースラインＳ及びこれらのソースラインＳと交互
に配され、等間隔で平行に配された複数のドレインライ
ンＤが形成されている。
ソースライン及びドレインラインに対し垂直に、ポリシ
リコンの条片（ストリップ）から成る、等間隔で平行に
配された複数の制御ゲートラインＧが展開されており、
またこれらの制御ゲートラインＧの下方、ソースライン
ＳとドレインラインＤの間のスペース内に、これもまた
ポリシリコンから成るフローティングゲート又は浮動ゲ
ート域Ｆが形成されている。従って、浮動ゲート域Ｆは
ポリシリコンの第１の層を成す一方、それらと自己整合
（セルファライン）する制御ゲートラインＧが第２のポ
リシリコン層を成しているといえるｉ第２図及び第３図
）。
リコンの条片（ストリップ）から成る、等間隔で平行に
配された複数の制御ゲートラインＧが展開されており、
またこれらの制御ゲートラインＧの下方、ソースライン
ＳとドレインラインＤの間のスペース内に、これもまた
ポリシリコンから成るフローティングゲート又は浮動ゲ
ート域Ｆが形成されている。従って、浮動ゲート域Ｆは
ポリシリコンの第１の層を成す一方、それらと自己整合
（セルファライン）する制御ゲートラインＧが第２のポ
リシリコン層を成しているといえるｉ第２図及び第３図
）。
薄い酸化物域０１及び０２が、前者は浮動ゲート域Ｆと
基板ＳＳの間、後者は制御ゲート域と浮動ゲート域Ｆの
間に配されており、また厚い酸化物域ｏ３が制御ゲート
ラインＧとソースラインＳの間及び制御ゲートラインＧ
とドレインラインＤの間に配されている。薄い酸化物域
０２は、２層のポリシリコン層、即ち浮動ゲート域Ｆと
制御ゲート域Ｇの間の誘電体としての機能を果す。上記
の酸化物域は、第２図及び第３図には示したが、図示の
繁雑となるのを避けるため第１図には示してない。
基板ＳＳの間、後者は制御ゲート域と浮動ゲート域Ｆの
間に配されており、また厚い酸化物域ｏ３が制御ゲート
ラインＧとソースラインＳの間及び制御ゲートラインＧ
とドレインラインＤの間に配されている。薄い酸化物域
０２は、２層のポリシリコン層、即ち浮動ゲート域Ｆと
制御ゲート域Ｇの間の誘電体としての機能を果す。上記
の酸化物域は、第２図及び第３図には示したが、図示の
繁雑となるのを避けるため第１図には示してない。
第１図のメモリマトリックスは、複数の、本発明による
基本セルＣから形成されており、また各基本セルＣは、
ＭＯＳ型の対称構成の半セルＣ１及びＣ２から成り、こ
れらの半セルはドレインＤ及び制御ゲートＧを共有する
と共に、物理的には隔離された又は独立であるが電気的
には相互に接続されたソースＳと、物理的にもまた電気
的にも分離された又は独立の浮動ゲートＦを有している
。
基本セルＣから形成されており、また各基本セルＣは、
ＭＯＳ型の対称構成の半セルＣ１及びＣ２から成り、こ
れらの半セルはドレインＤ及び制御ゲートＧを共有する
と共に、物理的には隔離された又は独立であるが電気的
には相互に接続されたソースＳと、物理的にもまた電気
的にも分離された又は独立の浮動ゲートＦを有している
。
上記構成の結果、基本セルＣ及び一般的に、第１図に示
されるＥＰＲＯＭメモリセルは、以下に記載のように作
動する。
されるＥＰＲＯＭメモリセルは、以下に記載のように作
動する。
成るセルに対応するドレインラインＤ及び制御ゲートラ
インＧに正の電圧をかけることにより書き込み作業が先
に行われていた場合、その結果「書き込みの行われた」
即ち［プログラムされた」セルの浮動ゲートＦは負に帯
電している一方、「バージン」即ち「プログラムされて
いない」セルの浮動ゲートは帯電しない状態にある。
インＧに正の電圧をかけることにより書き込み作業が先
に行われていた場合、その結果「書き込みの行われた」
即ち［プログラムされた」セルの浮動ゲートＦは負に帯
電している一方、「バージン」即ち「プログラムされて
いない」セルの浮動ゲートは帯電しない状態にある。
比較的に低い正の電圧を、成るセルに対応するドレイン
ラインＤ （１〜３ボルト）及び制御ゲートＧ（３〜５
ボルト）にかけることから成る検知相において、書き込
みの行われたセルの浮動ゲートＦはその負の電荷を保持
し、従ってセルを導電性に維持する。バージンセルの浮
動ゲートは、そのセルを導電させる。従って、検知増幅
器を用いて公知の方法により行い得る、セルの導電性又
は非導電性の状態の検知を行うことにより、このセルが
書き込みの行われた状態にあるか或いはバージンの状態
にあるかが示されることになる。
ラインＤ （１〜３ボルト）及び制御ゲートＧ（３〜５
ボルト）にかけることから成る検知相において、書き込
みの行われたセルの浮動ゲートＦはその負の電荷を保持
し、従ってセルを導電性に維持する。バージンセルの浮
動ゲートは、そのセルを導電させる。従って、検知増幅
器を用いて公知の方法により行い得る、セルの導電性又
は非導電性の状態の検知を行うことにより、このセルが
書き込みの行われた状態にあるか或いはバージンの状態
にあるかが示されることになる。
しかし、書き込みの行われたセルが、２層のポリシリコ
ン層、即ち浮動ゲートＦ及び制御ゲートＧの間に配され
たその誘電体即ち酸化物域０２に欠陥、具体的には穴を
有する場合があり得る。この場合、浮動ゲートの負の電
荷は漸減し、ついにはこの時放電を行う浮動ゲートがセ
ルを導電性即ちバージンセルの状態にしてしまう。
ン層、即ち浮動ゲートＦ及び制御ゲートＧの間に配され
たその誘電体即ち酸化物域０２に欠陥、具体的には穴を
有する場合があり得る。この場合、浮動ゲートの負の電
荷は漸減し、ついにはこの時放電を行う浮動ゲートがセ
ルを導電性即ちバージンセルの状態にしてしまう。
従来品セルの場合には、これが誤作動の原因となったの
であるが、マトリックスに用いられた本発明による基本
セルＣの場合には、独立又は別々の浮動ゲートを有する
２個の対称的な半セルＣ１及びＣ２から各セルが形成さ
れているため、そのようなおそれはない。即ち、本発明
の場合には、２個の半セルの１方が欠陥誘電体を有して
いる場合、他方の半セルもまたそれと同様な欠陥を有す
るということはほとんど有り得ないからである。従って
、単に、２個の半セルが共に導電性である時にのみ、セ
ルが導電性であり、従ってバージン状態であると判定す
るように検知増幅器を設計又は設定することにより、た
とえ２個の半セルの１方の誘電体に欠陥がある場合であ
っても、セルの正確な作動及びその状態の正確な検知を
期すことが出来る。これは、検知増幅器のしきい値を、
バージンセルが導電する最大電流の〃に等しいセル電流
に相当するよう設定することにより確実に行い得る。
であるが、マトリックスに用いられた本発明による基本
セルＣの場合には、独立又は別々の浮動ゲートを有する
２個の対称的な半セルＣ１及びＣ２から各セルが形成さ
れているため、そのようなおそれはない。即ち、本発明
の場合には、２個の半セルの１方が欠陥誘電体を有して
いる場合、他方の半セルもまたそれと同様な欠陥を有す
るということはほとんど有り得ないからである。従って
、単に、２個の半セルが共に導電性である時にのみ、セ
ルが導電性であり、従ってバージン状態であると判定す
るように検知増幅器を設計又は設定することにより、た
とえ２個の半セルの１方の誘電体に欠陥がある場合であ
っても、セルの正確な作動及びその状態の正確な検知を
期すことが出来る。これは、検知増幅器のしきい値を、
バージンセルが導電する最大電流の〃に等しいセル電流
に相当するよう設定することにより確実に行い得る。
基本セルを、別々又は独立の浮動ゲートを有する２個の
対称的な半セルから成る形のものとするという本発明の
技術思想から逸脱することなく、このセルを種々の形の
ＥＰＲＯＭメモリマトリックスに組込むことが可能であ
る旨の記述を先に行った。例示するならば、多様なＥＰ
ＲＯＭメモリマトリックスの１例は、先に引用した特開
昭６１−１２０４７４ （１９８４年１１月７日出願の
イタリア共和国特許出願第２３４７９ Ａ／８４号）に
図示及び開示されている種類のものであ゛る。これ以外
の形のものも利用可能である。例えば、Ｎ４ ドープ
形成列の形で、第１図に示したマトリックスに示したひ
とつのセルと他のセルの間にフィールド酸化物を導入す
ることが可能であり、制御ゲートのＮ＋ドープ形成列の
隔設構成を変えることも可能であり、更に局部ドープを
有する（Ｄｓｏｓ型）のセルを用いることも可能である
。必要により、従来技術の構造を用いることさえも可能
である。
対称的な半セルから成る形のものとするという本発明の
技術思想から逸脱することなく、このセルを種々の形の
ＥＰＲＯＭメモリマトリックスに組込むことが可能であ
る旨の記述を先に行った。例示するならば、多様なＥＰ
ＲＯＭメモリマトリックスの１例は、先に引用した特開
昭６１−１２０４７４ （１９８４年１１月７日出願の
イタリア共和国特許出願第２３４７９ Ａ／８４号）に
図示及び開示されている種類のものであ゛る。これ以外
の形のものも利用可能である。例えば、Ｎ４ ドープ
形成列の形で、第１図に示したマトリックスに示したひ
とつのセルと他のセルの間にフィールド酸化物を導入す
ることが可能であり、制御ゲートのＮ＋ドープ形成列の
隔設構成を変えることも可能であり、更に局部ドープを
有する（Ｄｓｏｓ型）のセルを用いることも可能である
。必要により、従来技術の構造を用いることさえも可能
である。
しかし、第１図に示された形のマトリックスが好ましい
。これは、上に引用した特開昭６１−１２０４７４にお
いて既に明らかにされているように、この場合にはセル
密度を高くし、従って一層コンパクトな構造が可能とな
るからである。更に、特開昭６１−１２０４７４に開示
されたものに比較して、第１図に示されたマトリックス
は、書き込み及び検知に困難性を伴わない、即ち相当に
古い技術に属する操作方法及びダイヤグラムを使用し得
る、という利点を有している。
。これは、上に引用した特開昭６１−１２０４７４にお
いて既に明らかにされているように、この場合にはセル
密度を高くし、従って一層コンパクトな構造が可能とな
るからである。更に、特開昭６１−１２０４７４に開示
されたものに比較して、第１図に示されたマトリックス
は、書き込み及び検知に困難性を伴わない、即ち相当に
古い技術に属する操作方法及びダイヤグラムを使用し得
る、という利点を有している。
第１図は、複数の、本発明によるセルから成るＥＰＲＯ
Ｍメモリマトリックスの１部を示す略示平面図である。 第２図は、上記マトリックス中のひとつのメモリセルを
示す、第１図■−■線矢視拡大断面図である。第３図は
、上記メモリセルを示す、第１図■−■線矢視断面図で
ある。 Ｓ・・・ソース又はソースライン、Ｄ・・・ドレイン又
はドレインライン、Ｆ・・・浮動ゲート又は浮動ゲート
域、Ｇ・・・制御ゲート又は制御ゲートライン、Ｃ１、
Ｃ２・・・半セル、０１．０２．０３・・・誘電体（電
気絶縁体）酸化物又は酸化物域、ＳＳ・・・基板。
Ｍメモリマトリックスの１部を示す略示平面図である。 第２図は、上記マトリックス中のひとつのメモリセルを
示す、第１図■−■線矢視拡大断面図である。第３図は
、上記メモリセルを示す、第１図■−■線矢視断面図で
ある。 Ｓ・・・ソース又はソースライン、Ｄ・・・ドレイン又
はドレインライン、Ｆ・・・浮動ゲート又は浮動ゲート
域、Ｇ・・・制御ゲート又は制御ゲートライン、Ｃ１、
Ｃ２・・・半セル、０１．０２．０３・・・誘電体（電
気絶縁体）酸化物又は酸化物域、ＳＳ・・・基板。
Claims (1)
- 【特許請求の範囲】 １、それぞれ１個のソース（Ｓ）、ドレイン（Ｄ）、浮
きゲート（Ｆ）及び制御ゲート（Ｇ）を有し、浮動ゲー
ト（Ｆ）と制御ゲート（Ｇ）の間に誘電体酸化物（Ｏ２
）を介在させて成るＥＰＲＯＭメモリセルであって、ド
レイン（Ｄ）及び制御ゲート（Ｇ）を共有すると共に、
物理的には独立しているが電気的には相互に接続された
ソース（Ｓ）及び物理的にも電気的にも独立した浮動ゲ
ート（Ｆ）を有する２個の対称半セル（Ｃ１、Ｃ２）か
ら成ることを特徴とするＥＰＲＯＭメモリセル。 ２、電気的に相互に接続された複数の平行なソースライ
ン（Ｓ）、これらのソースライン（Ｓ）と交互に配され
た複数の平行なドレインライン（Ｄ）、上記ソースライ
ン（Ｓ）及びドレインライン（Ｄ）に直交して配された
複数の平行な制御ゲートライン（Ｇ）、これらの制御ゲ
ートライン（Ｇ）の下方、上記ソースライン（Ｓ）とド
レインライン（Ｄ）の間のスペース内に配された浮動ゲ
ート域（Ｆ）及び上記ソースライン（Ｓ）、ドレインラ
イン（Ｄ）並びに制御ゲートライン（Ｇ）及び浮動ゲー
ト域（Ｆ）と交互に配された酸化物域（Ｏ１、Ｏ２、Ｏ
３）から成るＥＰＲＯＭメモリマトリックスに組み込ま
れていることを特徴とする請求項１記載のＥＰＲＯＭメ
モリセル。 ３、前記ソースライン（Ｓ）、ドレインライン（Ｄ）及
び制御ゲートライン（Ｇ）が相互に等間隔配置で設けら
れていることを特徴とする請求項２記載のＥＰＲＯＭメ
モリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8719656A IT1215380B (it) | 1987-03-12 | 1987-03-12 | Cella di memoria eprom a due semicelle simmetriche con gate flottante separata. |
| IT19656A/87 | 1987-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63249376A true JPS63249376A (ja) | 1988-10-17 |
| JP2673529B2 JP2673529B2 (ja) | 1997-11-05 |
Family
ID=11160124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5650188A Expired - Fee Related JP2673529B2 (ja) | 1987-03-12 | 1988-03-11 | Ｅｐｒｏｍメモリセルマトリックス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4896295A (ja) |
| EP (1) | EP0282137B1 (ja) |
| JP (1) | JP2673529B2 (ja) |
| DE (1) | DE3886571T2 (ja) |
| IT (1) | IT1215380B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106449A (ja) * | 1993-10-08 | 1995-04-21 | Nec Corp | 不揮発性半導体記憶装置 |
| JP2013218779A (ja) * | 2013-06-03 | 2013-10-24 | Toppan Printing Co Ltd | 不揮発性半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1217403B (it) * | 1988-04-12 | 1990-03-22 | Sgs Thomson Microelectronics | Matrice di memoria a tovaglia con celle eprom sfalsate |
| US5051796A (en) * | 1988-11-10 | 1991-09-24 | Texas Instruments Incorporated | Cross-point contact-free array with a high-density floating-gate structure |
| US5238855A (en) * | 1988-11-10 | 1993-08-24 | Texas Instruments Incorporated | Cross-point contact-free array with a high-density floating-gate structure |
| IT1229131B (it) * | 1989-03-09 | 1991-07-22 | Sgs Thomson Microelectronics | Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione. |
| FR2663147A1 (fr) * | 1990-06-12 | 1991-12-13 | Sgs Thomson Microelectronics | Memoire programmable a double transistor a grille flottante. |
| JP2685966B2 (ja) * | 1990-06-22 | 1997-12-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5291045A (en) * | 1991-03-29 | 1994-03-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device using a differential cell in a memory cell |
| US6329245B1 (en) * | 1999-12-20 | 2001-12-11 | Chartered Semiconductor Manufacturing Ltd. | Flash memory array structure with reduced bit-line pitch |
| US7973557B2 (en) * | 2008-05-02 | 2011-07-05 | Texas Instruments Incorporated | IC having programmable digital logic cells |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961189A (ja) * | 1982-09-15 | 1984-04-07 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高密度型ｅｐｒｏｍメモリ−・アレ− |
| JPS6224675A (ja) * | 1985-05-01 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | 不揮発性メモリの製法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377818A (en) * | 1978-11-02 | 1983-03-22 | Texas Instruments Incorporated | High density electrically programmable ROM |
| JPS5728364A (en) * | 1980-07-28 | 1982-02-16 | Fujitsu Ltd | Semiconductor memory device |
| US4546454A (en) * | 1982-11-05 | 1985-10-08 | Seeq Technology, Inc. | Non-volatile memory cell fuse element |
| US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
| IT1213241B (it) * | 1984-11-07 | 1989-12-14 | Ates Componenti Elettron | Matrice di memoria eprom con celle elementari simmetriche mos e suo metodo di scrittura. |
| US4774202A (en) * | 1985-11-07 | 1988-09-27 | Sprague Electric Company | Memory device with interconnected polysilicon layers and method for making |
-
1987
- 1987-03-12 IT IT8719656A patent/IT1215380B/it active
-
1988
- 1988-03-04 EP EP88200420A patent/EP0282137B1/en not_active Expired - Lifetime
- 1988-03-04 DE DE88200420T patent/DE3886571T2/de not_active Expired - Fee Related
- 1988-03-11 JP JP5650188A patent/JP2673529B2/ja not_active Expired - Fee Related
- 1988-03-14 US US07/167,986 patent/US4896295A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961189A (ja) * | 1982-09-15 | 1984-04-07 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高密度型ｅｐｒｏｍメモリ−・アレ− |
| JPS6224675A (ja) * | 1985-05-01 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | 不揮発性メモリの製法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106449A (ja) * | 1993-10-08 | 1995-04-21 | Nec Corp | 不揮発性半導体記憶装置 |
| JP2013218779A (ja) * | 2013-06-03 | 2013-10-24 | Toppan Printing Co Ltd | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0282137A3 (en) | 1990-03-14 |
| EP0282137B1 (en) | 1993-12-29 |
| DE3886571D1 (de) | 1994-02-10 |
| EP0282137A2 (en) | 1988-09-14 |
| US4896295A (en) | 1990-01-23 |
| IT1215380B (it) | 1990-02-08 |
| JP2673529B2 (ja) | 1997-11-05 |
| IT8719656A0 (it) | 1987-03-12 |
| DE3886571T2 (de) | 1994-04-28 |
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