JPS5961875A - 文字パタ−ンメモリ読み出し回路 - Google Patents
文字パタ−ンメモリ読み出し回路Info
- Publication number
- JPS5961875A JPS5961875A JP57172397A JP17239782A JPS5961875A JP S5961875 A JPS5961875 A JP S5961875A JP 57172397 A JP57172397 A JP 57172397A JP 17239782 A JP17239782 A JP 17239782A JP S5961875 A JPS5961875 A JP S5961875A
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- JP
- Japan
- Prior art keywords
- character pattern
- signal
- character
- pattern memory
- memory
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- Granted
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、文字パターンメモリの読み出し回路に関し、
特に文字パターンメモリの出力ビツト数よυも少ない入
力ビツト構成による中央演算処理装置を用いた文字ノリ
−ンメモリ読み出し回路に関するものである。
特に文字パターンメモリの出力ビツト数よυも少ない入
力ビツト構成による中央演算処理装置を用いた文字ノリ
−ンメモリ読み出し回路に関するものである。
文字ノぞターンメモリは、各種文字をＸ行ｙ列のドツト
によって表わし、この各ドツトを文字ドツト表示信号と
して記憶しているものである。そして、この文字パター
ンメモリの読み出しに際しては、読み出そうとする文字
に対応したアドレス信号と読み出しクロック信号を供給
することにより、ｍビットのノｇラレル信号が文字ドツ
ト表示信号としてｎ回読み出されるように構成されてい
る。
によって表わし、この各ドツトを文字ドツト表示信号と
して記憶しているものである。そして、この文字パター
ンメモリの読み出しに際しては、読み出そうとする文字
に対応したアドレス信号と読み出しクロック信号を供給
することにより、ｍビットのノｇラレル信号が文字ドツ
ト表示信号としてｎ回読み出されるように構成されてい
る。
この場合、数字、カナ文字および英文字の表示に際して
は比較的少ないドツト数によって文字の表示が行なえる
が、漢字等の複雑な文字を表示する場合にはよシ多くの
ドツト数を必要とし、現在一般に用いられている漢字用
の文字ノミターンメモリｉ、ｌ： １８ Ｘ １６ビツ
ト構成となっている。
は比較的少ないドツト数によって文字の表示が行なえる
が、漢字等の複雑な文字を表示する場合にはよシ多くの
ドツト数を必要とし、現在一般に用いられている漢字用
の文字ノミターンメモリｉ、ｌ： １８ Ｘ １６ビツ
ト構成となっている。
この結果、文字ノミターンメモリの読み出し信号を扱う
には一般に用いられている８ビット構成による中央演算
処理装置が使用出来なくなシ、１６ビツト構成による中
央演ｎ処理装置が必要になる問題を有している。
には一般に用いられている８ビット構成による中央演算
処理装置が使用出来なくなシ、１６ビツト構成による中
央演ｎ処理装置が必要になる問題を有している。
従って、本発明による目的は５文字パターンメモリの出
力ピット数よりも少ないビット数の信号として文字ドツ
ト光示信号の読み出しが行なえる文字ノミターンメモリ
ｍｌみ出し回路を提供することである。
力ピット数よりも少ないビット数の信号として文字ドツ
ト光示信号の読み出しが行なえる文字ノミターンメモリ
ｍｌみ出し回路を提供することである。
この様な目的を達成するために本発明は、文字パターン
メモリを複数回読み出し、この各読み出し毎に出力信号
全分割して取υ出すものである。以下、図面を用いて本
発明による文字パターンメモリ読み出し回路を詳細に説
明する。
メモリを複数回読み出し、この各読み出し毎に出力信号
全分割して取υ出すものである。以下、図面を用いて本
発明による文字パターンメモリ読み出し回路を詳細に説
明する。
第１図は本発明による文字パターンメモリ読み出し回路
の一興施例會示す回路図でちる。同図に於いて１ｉｌｌ
：文字パターンメモリの読み出し制御を行なう８ビツト
構成による中央演算処理装置であって、アドレヌノ々ス
ＡＢが接続されるポート群Ｐ！と、リード信号■が出力
されるポートＰ２と、ライト信号灯が発生されるボート
Ｐ３と、データバスＤＢが接続されるポート群Ｐ４と金
有している。２ｔ′ｉ１８行１６列のドツトマトリクス
によって衣わされる各文字パターンが文字ドツト安水信
号として記憶されている文字パターンメモリであって、
中央演算処理装置１からデータバスＤＢを介して供給さ
れるアドレスを与える信号によって文字指定が行なわれ
る。
の一興施例會示す回路図でちる。同図に於いて１ｉｌｌ
：文字パターンメモリの読み出し制御を行なう８ビツト
構成による中央演算処理装置であって、アドレヌノ々ス
ＡＢが接続されるポート群Ｐ！と、リード信号■が出力
されるポートＰ２と、ライト信号灯が発生されるボート
Ｐ３と、データバスＤＢが接続されるポート群Ｐ４と金
有している。２ｔ′ｉ１８行１６列のドツトマトリクス
によって衣わされる各文字パターンが文字ドツト安水信
号として記憶されている文字パターンメモリであって、
中央演算処理装置１からデータバスＤＢを介して供給さ
れるアドレスを与える信号によって文字指定が行なわれ
る。
３はアドレス信号ＡＳ’ｔデコードして各部に対するア
ドレスイネーブル信号ＡＥ１− ＡＥ、 ’ｉ発生する
デコーダ、４はアドレスイネーブル信号Ａ Ｅ １とラ
イト信号灯とを入力とし、その出力信号をインノ々−夕
５を介してアドレスイネーブル信号ＡＦｉとして文字パ
ターンメモリ２に供給するオアゲート、６はアドレスイ
ネーブル信号ＡＥ２ 、 ＡＥ３’に入力とするアンド
ゲート、７はアンドゲート６の出力信号と中央演算処理
装置ｌ〃・ら供給されるリード信号ＲＤ を入力とし、
その出力信号を読み出しクロック信号φとして文字ノ？
ターンメモリ２に供給するオアゲート、８゜９は文字パ
ターンメモリ２の１６ピツト出力を２分してそれぞれ８
ビツトヲ入力とするバッファ回路、１０はアドレスイネ
ーブル信号ＡＥ、とリード信号］を入力として、バッフ
ァ回路８をイネーブルするオアゲー）、１１はアドレス
イネーブル信号τＬとリード信号几りを入力としてパン
ファ回路９ｔイネーブルするオアゲート、１２は文字ノ
ミターンメモリ２から発生されるデータバリッド信号Ｆ
をデータノ々ヌＤＢに供給するノ々ツファ回路、１３は
アドレスイネーブル信号鳳とリード信号口を入力とし、
その出力信号によｐノ々ツファ回路１２をイネーブルす
るオアゲートである。
ドレスイネーブル信号ＡＥ１− ＡＥ、 ’ｉ発生する
デコーダ、４はアドレスイネーブル信号Ａ Ｅ １とラ
イト信号灯とを入力とし、その出力信号をインノ々−夕
５を介してアドレスイネーブル信号ＡＦｉとして文字パ
ターンメモリ２に供給するオアゲート、６はアドレスイ
ネーブル信号ＡＥ２ 、 ＡＥ３’に入力とするアンド
ゲート、７はアンドゲート６の出力信号と中央演算処理
装置ｌ〃・ら供給されるリード信号ＲＤ を入力とし、
その出力信号を読み出しクロック信号φとして文字ノ？
ターンメモリ２に供給するオアゲート、８゜９は文字パ
ターンメモリ２の１６ピツト出力を２分してそれぞれ８
ビツトヲ入力とするバッファ回路、１０はアドレスイネ
ーブル信号ＡＥ、とリード信号］を入力として、バッフ
ァ回路８をイネーブルするオアゲー）、１１はアドレス
イネーブル信号τＬとリード信号几りを入力としてパン
ファ回路９ｔイネーブルするオアゲート、１２は文字ノ
ミターンメモリ２から発生されるデータバリッド信号Ｆ
をデータノ々ヌＤＢに供給するノ々ツファ回路、１３は
アドレスイネーブル信号鳳とリード信号口を入力とし、
その出力信号によｐノ々ツファ回路１２をイネーブルす
るオアゲートである。
また１４は中央演算処理装置力・らデータバスを介して
供給されるアドレスを与える信号をラッチするアドレス
ラッチ回路であυ、１５は、アドレスイネーブル信号Ａ
Ｅｓとライト信号肩會入力とし、その出力をラッチ回路
１４に供給するオアゲートである。
供給されるアドレスを与える信号をラッチするアドレス
ラッチ回路であυ、１５は、アドレスイネーブル信号Ａ
Ｅｓとライト信号肩會入力とし、その出力をラッチ回路
１４に供給するオアゲートである。
この様に構成された文字パターンメモリ読み出し回路に
於いて、文字ノぞター／メモリ２に記憶されている内容
を読み出して文字全表示する場合には、まず中央演算処
理装置１が第２図（ａ）に示す様にデータバスＤＢに目
的とする文字のアドレスを与える信号を送出することに
よってアドレスラッチ１４回路を介して文字パターンメ
モリ２にアドレスをセットする。この様にしテ文字ハタ
ーンメモリｌのアドレスがセットされると、このアドレ
ス信号Ａｓの一部がデコーダ３に於いてデコードされる
ことによりアドレスイネーブル信号Ａ１．が発生される
。そして、このアドレスイネーブル信号ＡＥ、は、オア
ゲート４に於いてライト信号１との一致が求められた後
、インノ々−夕５に於いて反転されることによシ第２図
（ｂ）に示すアドレスイネーブル信号ＡＥ、として文字
パターンメモリ２に供給される。
於いて、文字ノぞター／メモリ２に記憶されている内容
を読み出して文字全表示する場合には、まず中央演算処
理装置１が第２図（ａ）に示す様にデータバスＤＢに目
的とする文字のアドレスを与える信号を送出することに
よってアドレスラッチ１４回路を介して文字パターンメ
モリ２にアドレスをセットする。この様にしテ文字ハタ
ーンメモリｌのアドレスがセットされると、このアドレ
ス信号Ａｓの一部がデコーダ３に於いてデコードされる
ことによりアドレスイネーブル信号Ａ１．が発生される
。そして、このアドレスイネーブル信号ＡＥ、は、オア
ゲート４に於いてライト信号１との一致が求められた後
、インノ々−夕５に於いて反転されることによシ第２図
（ｂ）に示すアドレスイネーブル信号ＡＥ、として文字
パターンメモリ２に供給される。
文字パターンメモリ２は、アドレス・イネーブル信号Ａ
Ｅｌが供給されると、その内部に於いてアドレス信号を
ラッチするとともに、データの読み出しを示すデータバ
リッド信号■が第２図（ｃ）に示すように発生する。そ
して、中央演算処理装置１は、デコーダ３からアドレス
イネーブル信号ＡＥ４’を発生させ、このアドレスイネ
ーブル信号国とリード信号■會入力とするオアゲート１
３の出力によってバッファ回路１２をイネーブルしてデ
ータノ々リッド信号ＤＶｔ［２り込むことによシ監視を
行なっておシ、データノ々リッド信号ｉの発生を確認す
ると、ボートＰ。
Ｅｌが供給されると、その内部に於いてアドレス信号を
ラッチするとともに、データの読み出しを示すデータバ
リッド信号■が第２図（ｃ）に示すように発生する。そ
して、中央演算処理装置１は、デコーダ３からアドレス
イネーブル信号ＡＥ４’を発生させ、このアドレスイネ
ーブル信号国とリード信号■會入力とするオアゲート１
３の出力によってバッファ回路１２をイネーブルしてデ
ータノ々リッド信号ＤＶｔ［２り込むことによシ監視を
行なっておシ、データノ々リッド信号ｉの発生を確認す
ると、ボートＰ。
から第２１＋（ｄ）に示すリード信号■が発生される。
次に、中央演算処理装［ｌは、デコーダ３をアドレスし
てアドレスイネーブル信号ＡＥ２を発生させる。アドレ
スイネーブル信号Ａ Ｅ ２が発生されると、アンドゲ
ート６の出力が“Ｌ′に反転するために、リード信号Ｒ
Ｄがオアゲート７を介して読み出しクロック信号φとし
て文字パターンメモリ２に供給される。従って、文字）
ぞターンメモリ２は、読み出しクロック信号φが供給さ
れる毎に、１８行Ｘ１６列のドツトマトリクスによって
表わされる文字の各行が１６ピツトの文字ドツト表示信
号Ｄ８として第２図（ｅ）に示す様に出力される。この
場合、文字パターンメモリ２の１６ビツト出力を２分し
て入力するバッファ回路８．９は、デコーダ３から出力
される第２図（ｆ）に示すアドレスイネーブル信号τＧ
とリード信号■とを入力とするオアゲート１０の出力信
号によって、バッファ回路８のみがイネーブルされてい
る。従って、文字パターンメモリ２の１６ビツト出力の
うちで、下位８ビット信号のみが順ｖ、、取り出されて
データバスＤＢに供給される。つｔ、ｊ）、１８行Ｘ１
６列のドツトマトリクスによって茨わされる文字ノミタ
ーンの左側半分が１５行×８列のドツトパターンとして
出力されることになる。そして、１８行分の読み出しが
完了すると、データバリッド信号面が反転するために、
中央演算処理装［ＩＦｉ１回目の読み出し動作が終了し
たことを判別し、次に２回目の読み出しを栗行さぜるた
めに再びアドレスイネーブル信号ＡＥ＋奮発生させると
ともに、）々ツファ回路９を選択するために第２図（ｇ
）に示す様にアドレスイネーブル信号τＪｔ発生させる
。ここで、文字パターンメモリ２は、第２回目の読み出
し動作全開始するわけであるが、アドレスを与える信号
はロックされたままとなっているために、この２回目の
読み出しも１回目の読み出しと同一の内容が読み出され
て出力されることになる。しかし、ノマツフ７回路８．
９は、第２回目の読み出しに際しては、アドレスイネー
ブル信号ＡＨ，にょってバッファ回路９のみがイネーブ
ルされることになる。この結果、２回目の読み出し時に
は、文字パターンメモリ１から発生される１６ビツト出
力の上位８ビット信号のみがデータノ々スＤＢに順次出
力されることになる。っまｐ、ｘｓ行Ｘ１６列のドツト
マトリクスによって表示される文字の右半分金安わす文
字ドツト安水信号が出力されることになる。従って、第
１回目の読み出し信号と第２回目の読み出し信号を用い
てそれぞれ表示することにより、全体として１８行Ｘ１
６列のドツトマトリクスによって目的とする文字が表示
される。そして、中央演算処理装置は、文字パターンメ
モリ２の出力信号ビットを２分して扱う関係上、汎用性
の高い８ピツト構成による素子の使用が可能となる。
てアドレスイネーブル信号ＡＥ２を発生させる。アドレ
スイネーブル信号Ａ Ｅ ２が発生されると、アンドゲ
ート６の出力が“Ｌ′に反転するために、リード信号Ｒ
Ｄがオアゲート７を介して読み出しクロック信号φとし
て文字パターンメモリ２に供給される。従って、文字）
ぞターンメモリ２は、読み出しクロック信号φが供給さ
れる毎に、１８行Ｘ１６列のドツトマトリクスによって
表わされる文字の各行が１６ピツトの文字ドツト表示信
号Ｄ８として第２図（ｅ）に示す様に出力される。この
場合、文字パターンメモリ２の１６ビツト出力を２分し
て入力するバッファ回路８．９は、デコーダ３から出力
される第２図（ｆ）に示すアドレスイネーブル信号τＧ
とリード信号■とを入力とするオアゲート１０の出力信
号によって、バッファ回路８のみがイネーブルされてい
る。従って、文字パターンメモリ２の１６ビツト出力の
うちで、下位８ビット信号のみが順ｖ、、取り出されて
データバスＤＢに供給される。つｔ、ｊ）、１８行Ｘ１
６列のドツトマトリクスによって茨わされる文字ノミタ
ーンの左側半分が１５行×８列のドツトパターンとして
出力されることになる。そして、１８行分の読み出しが
完了すると、データバリッド信号面が反転するために、
中央演算処理装［ＩＦｉ１回目の読み出し動作が終了し
たことを判別し、次に２回目の読み出しを栗行さぜるた
めに再びアドレスイネーブル信号ＡＥ＋奮発生させると
ともに、）々ツファ回路９を選択するために第２図（ｇ
）に示す様にアドレスイネーブル信号τＪｔ発生させる
。ここで、文字パターンメモリ２は、第２回目の読み出
し動作全開始するわけであるが、アドレスを与える信号
はロックされたままとなっているために、この２回目の
読み出しも１回目の読み出しと同一の内容が読み出され
て出力されることになる。しかし、ノマツフ７回路８．
９は、第２回目の読み出しに際しては、アドレスイネー
ブル信号ＡＨ，にょってバッファ回路９のみがイネーブ
ルされることになる。この結果、２回目の読み出し時に
は、文字パターンメモリ１から発生される１６ビツト出
力の上位８ビット信号のみがデータノ々スＤＢに順次出
力されることになる。っまｐ、ｘｓ行Ｘ１６列のドツト
マトリクスによって表示される文字の右半分金安わす文
字ドツト安水信号が出力されることになる。従って、第
１回目の読み出し信号と第２回目の読み出し信号を用い
てそれぞれ表示することにより、全体として１８行Ｘ１
６列のドツトマトリクスによって目的とする文字が表示
される。そして、中央演算処理装置は、文字パターンメ
モリ２の出力信号ビットを２分して扱う関係上、汎用性
の高い８ピツト構成による素子の使用が可能となる。
この様なＮｂ作を繰シ返すことによって、目的とする文
字の文字ドラ）ｆｆ示倍信号順次出力されることになり
、これらの動作をフローチャートで示すと第３図に示す
様になる。
字の文字ドラ）ｆｆ示倍信号順次出力されることになり
、これらの動作をフローチャートで示すと第３図に示す
様になる。
なお、上記笑施例に於いては、文字ノＲターンメモリの
出力信号を列方向に２分割してをシ出す場合について説
明したが本発明はこれに限定されるものではなく、任意
の分割数とじて使用することが出来る。ただし、分割数
に一致する回数の読み出し？実行する必要があるために
、分割数が増すにしたがって読み出し時間が長くなるこ
とは言うまでもない。
出力信号を列方向に２分割してをシ出す場合について説
明したが本発明はこれに限定されるものではなく、任意
の分割数とじて使用することが出来る。ただし、分割数
に一致する回数の読み出し？実行する必要があるために
、分割数が増すにしたがって読み出し時間が長くなるこ
とは言うまでもない。
以上説明した様に、本発明による文字パターンメモリ読
み出し回路は、同一内容の読み出しｔ複数回実行し、各
読み出し毎に列数上分割して嘔シ出すものであるために
、文字パターンメモリの出力ビツト数が増大した場合に
於いても、少ないピット数を扱う処理回路を用いること
が出来る優れた効果を有する。
み出し回路は、同一内容の読み出しｔ複数回実行し、各
読み出し毎に列数上分割して嘔シ出すものであるために
、文字パターンメモリの出力ビツト数が増大した場合に
於いても、少ないピット数を扱う処理回路を用いること
が出来る優れた効果を有する。
第１図は本発明による文字パターンメモリ読み出し回路
の一実施例を示す回路図、第２図は第１図に示す回路の
各部動作波形図、第３図は第１図に示す回路の動作を示
すフローヂャートでおる。 ｌ・・・中央演界処理装置、２・・・文字パターンメモ
リ、３・・・デコーダ、４．７．１０．１１゜１３・・
オアゲート、５・・・インノマータ、６・・・アンドゲ
ート、８，９．１２・・・７９２７７回路、１４・・ア
ドレスラッチ回路、１５・・・オアケート。 出 願 人 新日本電気株式会社 １１ムパ−
の一実施例を示す回路図、第２図は第１図に示す回路の
各部動作波形図、第３図は第１図に示す回路の動作を示
すフローヂャートでおる。 ｌ・・・中央演界処理装置、２・・・文字パターンメモ
リ、３・・・デコーダ、４．７．１０．１１゜１３・・
オアゲート、５・・・インノマータ、６・・・アンドゲ
ート、８，９．１２・・・７９２７７回路、１４・・ア
ドレスラッチ回路、１５・・・オアケート。 出 願 人 新日本電気株式会社 １１ムパ−
Claims (1)
- （１）ｘ行×ｙ列のドツトマトリクスによって表わされ
る各種文字パターンの各ドツトが文字ドツト光示信号と
して記憶されている文字パターンメモリと、この文字パ
ターンメモリにアドレスイネーブル信号を供給すること
によυ、指定アドレスに於ける文字パターンの情報をＮ
回読み出させる制御全行なう中央演算処理装置と、前記
文字パターンメモリの出力ピッ）’ｔ−Ｎ分割してそれ
ぞれをυ込むとともに、前記文字ノミターンメモリの同
一文字パターンに対する読み出し毎に順次選択駆動され
てその出力をデータノ々スに共通に出力するＮ個のバッ
ファ回路とを備えたことを特徴とする文字ノミターンメ
モリ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172397A JPS5961875A (ja) | 1982-09-30 | 1982-09-30 | 文字パタ−ンメモリ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172397A JPS5961875A (ja) | 1982-09-30 | 1982-09-30 | 文字パタ−ンメモリ読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961875A true JPS5961875A (ja) | 1984-04-09 |
| JPS6411948B2 JPS6411948B2 (ja) | 1989-02-27 |
Family
ID=15941175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172397A Granted JPS5961875A (ja) | 1982-09-30 | 1982-09-30 | 文字パタ−ンメモリ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961875A (ja) |
-
1982
- 1982-09-30 JP JP57172397A patent/JPS5961875A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411948B2 (ja) | 1989-02-27 |
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