JPS5961956A - ダイナミツク・メモリ - Google Patents
ダイナミツク・メモリInfo
- Publication number
- JPS5961956A JPS5961956A JP57172159A JP17215982A JPS5961956A JP S5961956 A JPS5961956 A JP S5961956A JP 57172159 A JP57172159 A JP 57172159A JP 17215982 A JP17215982 A JP 17215982A JP S5961956 A JPS5961956 A JP S5961956A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- dynamic memory
- dielectric layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置、より詳しくはグイナミ。
り・メモリのギャパシタ構造に関する。
（２）従来技術と問題点
１トランジスク・セルのダイナミックＲＡＭの従来例金
弟１図に示す。セルはＭＩＳ−ＦｇＴとＭＩＳキャパシ
タからｌＶ＃成され、ＦＥＴを作動してキヤ・ぞシタに
電荷が蓄積されたときを′０”、電荷の無いときをｔｔ
１ ｐｐとする。第１図は高密度化したセル構造を示
し、ソース拡散（イオン注入）を省略し、反転層をキャ
ノぐシタ電極とＭＩ Ｓ −ＦＥＴソースの両方に用い
る構造である。キヤ／やシタは、半導体基板１の表面に
絶縁層（誘電体層）２を形成し、その上にポリシリコン
等のキャパシタ電極３を形成し、もう一方のキヤ・ぐシ
タ電極としては反転層４を用いて構成される。ＭＩＳ−
ＦＥＴは上記のように反転層４をソースとして用いるが
、ドレイン５は拡散（イオン注入）して形成される。ゲ
ート６は、やはり半導体基板１の表面に形成された絶縁
膜７上に、ポリシリコン等を用いて形成される。勿論、
キャパシタ電極３とダート６の間にも絶縁層８を設ける
。各セルはフィールド酸化膜９で包囲され、キャノぐシ
タ電極３及びダート６の上側はＰＳＧ ）脅１０で覆わ
れ、その上にアルミニウム等の配ｌｌＡｌ１が設けられ
ている。尚、ビット線即ちドレイン５、ワード線即ちダ
ート６、及びキャパシタ電極３への配線（コンタクト）
はいずれも図示しなかった。
弟１図に示す。セルはＭＩＳ−ＦｇＴとＭＩＳキャパシ
タからｌＶ＃成され、ＦＥＴを作動してキヤ・ぞシタに
電荷が蓄積されたときを′０”、電荷の無いときをｔｔ
１ ｐｐとする。第１図は高密度化したセル構造を示
し、ソース拡散（イオン注入）を省略し、反転層をキャ
ノぐシタ電極とＭＩ Ｓ −ＦＥＴソースの両方に用い
る構造である。キヤ／やシタは、半導体基板１の表面に
絶縁層（誘電体層）２を形成し、その上にポリシリコン
等のキャパシタ電極３を形成し、もう一方のキヤ・ぐシ
タ電極としては反転層４を用いて構成される。ＭＩＳ−
ＦＥＴは上記のように反転層４をソースとして用いるが
、ドレイン５は拡散（イオン注入）して形成される。ゲ
ート６は、やはり半導体基板１の表面に形成された絶縁
膜７上に、ポリシリコン等を用いて形成される。勿論、
キャパシタ電極３とダート６の間にも絶縁層８を設ける
。各セルはフィールド酸化膜９で包囲され、キャノぐシ
タ電極３及びダート６の上側はＰＳＧ ）脅１０で覆わ
れ、その上にアルミニウム等の配ｌｌＡｌ１が設けられ
ている。尚、ビット線即ちドレイン５、ワード線即ちダ
ート６、及びキャパシタ電極３への配線（コンタクト）
はいずれも図示しなかった。
上記のようなダイナミック・メモリのキャパシタ面積と
絶縁膜厚とを下記表に示す。
絶縁膜厚とを下記表に示す。
表
６４にビット ５０〜６０μｍ２ ５ＩＯ２３５
ｏＸ２５６にビット ２０〜３０μｍ２ ５１
０２ ２５０Ｘ＊Ｍビット （１０μｍ２
５ｉＯＮ １００Ｘ＊（＊ＳｉＯ２の場合の予想
値） このように６４にビットから２５６にビット、さらに１
Ｍビットとメモリ容量が増大するにつれてキャパシタ面
積は縮少し、絶縁膜に５ＩＯ２ヲ使用すると仮定すると
、膜厚がｌＯＯχ程度になるので、絶縁耐圧の大きい膜
を精度よく形成しなければならない。しかし、膜厚は限
界に近い。そこで、ＳｉＯ２膜より誘電率の高いＳＩＮ
ｔ ５ｉＯＮ Ｐ Ｔａ２０５膜の使用が試みられて
いる。
ｏＸ２５６にビット ２０〜３０μｍ２ ５１
０２ ２５０Ｘ＊Ｍビット （１０μｍ２
５ｉＯＮ １００Ｘ＊（＊ＳｉＯ２の場合の予想
値） このように６４にビットから２５６にビット、さらに１
Ｍビットとメモリ容量が増大するにつれてキャパシタ面
積は縮少し、絶縁膜に５ＩＯ２ヲ使用すると仮定すると
、膜厚がｌＯＯχ程度になるので、絶縁耐圧の大きい膜
を精度よく形成しなければならない。しかし、膜厚は限
界に近い。そこで、ＳｉＯ２膜より誘電率の高いＳＩＮ
ｔ ５ｉＯＮ Ｐ Ｔａ２０５膜の使用が試みられて
いる。
（３）発明の目的
本発明の目的は、以上の如き従来技術の現状に鑑み、ダ
イナミック・メモリのセルの大きさを増すことなくキャ
パシタ面積を実質的に増大することにある。
イナミック・メモリのセルの大きさを増すことなくキャ
パシタ面積を実質的に増大することにある。
（４）発明の構成
そして、上記目的を達成するために、本発明は、ＭＩＳ
Ｗ電界効果トランジスタとＭＩＳ型キャパシタで構成さ
れ、該ＭＩＳ型キャパシタが導電型半導体基板と、該導
電型半導体基板表面上の誘電体層と、該誘電体層上の電
極とからなるダイナミック・メモリにおいて、前記電極
の上方に、該電極との間にも誘電体層を介在させつつ、
前記導電型半導体基板に接続された導電性領域が延在さ
れていることを特徴とするダイナミック・メモリを提供
する。
Ｗ電界効果トランジスタとＭＩＳ型キャパシタで構成さ
れ、該ＭＩＳ型キャパシタが導電型半導体基板と、該導
電型半導体基板表面上の誘電体層と、該誘電体層上の電
極とからなるダイナミック・メモリにおいて、前記電極
の上方に、該電極との間にも誘電体層を介在させつつ、
前記導電型半導体基板に接続された導電性領域が延在さ
れていることを特徴とするダイナミック・メモリを提供
する。
以下、本発明の実施例を用いて詳述する。
（５）発明の実施例
第２図は本発明の一実施例を示すものである。
第１図と共通の部分は同じ参照数字を用いた。本例（第
２図）が従来例（第１図）と異なる点は、キャパシタ電
極３の上方に、誘電体層１２を介在しつつ、基板１に接
続された導電性材料層１３が延在していることである。
２図）が従来例（第１図）と異なる点は、キャパシタ電
極３の上方に、誘電体層１２を介在しつつ、基板１に接
続された導電性材料層１３が延在していることである。
導電性材料層１３とｒ−トロとの間には絶縁層１４を設
ける。これによって、キヤ・千シタ電極３の下面のみな
らず上面もキャパシタとして作用するので実質的にキャ
パシタ面積が増大し、キヤ・ぐシタ容量が増大する。
ける。これによって、キヤ・千シタ電極３の下面のみな
らず上面もキャパシタとして作用するので実質的にキャ
パシタ面積が増大し、キヤ・ぐシタ容量が増大する。
次に、第２図に示しだ本発明の実施例をなすダイナミッ
ク・メモリの製造工程を第３図〜第１０図を参照して説
明する。
ク・メモリの製造工程を第３図〜第１０図を参照して説
明する。
第３図参照
Ｐ４電ＪＪ＆（比抵抗１０−２０Ω−ＩＭ）のシリコン
ウェーハ１表面を選択的に酸化してフィード酸化膜９（
厚さ５０００Ｘ）を形成した後、ウェーハ表面のキャパ
シタ部分にＳｉＮ、５ｉＯＮなどの絶縁膜（誘電体層）
２（厚さ１００〜２００久）を形成する。
ウェーハ１表面を選択的に酸化してフィード酸化膜９（
厚さ５０００Ｘ）を形成した後、ウェーハ表面のキャパ
シタ部分にＳｉＮ、５ｉＯＮなどの絶縁膜（誘電体層）
２（厚さ１００〜２００久）を形成する。
第４図参照
ポリシリコンを厚さ４０００＾に被着し、リン（Ｐ）を
拡散してシート抵抗値を２０Ω／口に調整した後、ノ？
ターニングしてキャパシタ電極３を形成する。
拡散してシート抵抗値を２０Ω／口に調整した後、ノ？
ターニングしてキャパシタ電極３を形成する。
第５図参照
キャノぐシタ電極３のポリシリコンを酸化して厚さ３０
０〜５００Ｘの５ｉｏ２１摸１２又は輩化して厚さ１０
０〜２００ Ｘ （ＱＸＳｉＮ 、 ５ｉＯＮ膜１２を
形成し、然る後余分の絶縁膜２を除去する。
０〜５００Ｘの５ｉｏ２１摸１２又は輩化して厚さ１０
０〜２００ Ｘ （ＱＸＳｉＮ 、 ５ｉＯＮ膜１２を
形成し、然る後余分の絶縁膜２を除去する。
第６図参照
ポリシリコンを厚さ２０００〜３０００Ｘに被着し、リ
ンψ）を拡散してシート抵抗値を１００／口に調整した
後、ノリ一二ノグして導を成性材料層１３を形成する。
ンψ）を拡散してシート抵抗値を１００／口に調整した
後、ノリ一二ノグして導を成性材料層１３を形成する。
第７図参照
導電性材料層１３のポリシリコンを酸化して厚さ３００
０Ｘの絶縁層１４を形成する。
０Ｘの絶縁層１４を形成する。
第８図参照
シリコンウェーハ１表面のトランスファ・ダートを形成
すべき部分を酸化して厚さ２００〜３００又の５ＩＯ２
絶縁膜７を形成する。その後ＦＥＴの問い値をコントロ
ールするために絶縁膜７全通してホウ素イオン（Ｂ ）
を５０に’Ｖ、３Ｘ１０ α の条件でイオン注入す
る〇 第９図参照 ポリシリコンを厚さ３０００Ｘに被着し、リン伊）を拡
散し７てシート抵抗値を１００／口に調整し、パターニ
ングしてダート６を形成する。
すべき部分を酸化して厚さ２００〜３００又の５ＩＯ２
絶縁膜７を形成する。その後ＦＥＴの問い値をコントロ
ールするために絶縁膜７全通してホウ素イオン（Ｂ ）
を５０に’Ｖ、３Ｘ１０ α の条件でイオン注入す
る〇 第９図参照 ポリシリコンを厚さ３０００Ｘに被着し、リン伊）を拡
散し７てシート抵抗値を１００／口に調整し、パターニ
ングしてダート６を形成する。
第１０図参照
シリコンウェーハ１にヒ素（Ａｓ） ｆ： １２０ ｋ
ｅＶ、４Ｘ１０ ｃｍ の条件でイオン注入してド
レイン５を形成する。
ｅＶ、４Ｘ１０ ｃｍ の条件でイオン注入してド
レイン５を形成する。
その後、通常の工程を経てダイナミック・メモリが完成
する。実施例（第２図）では、従来例（第１図）と比較
して、セル自体はほぼ等大であシながらキャパシタ面積
はほぼ２倍になっている。
する。実施例（第２図）では、従来例（第１図）と比較
して、セル自体はほぼ等大であシながらキャパシタ面積
はほぼ２倍になっている。
（６）発明の効果
本発明に依れば、ＭＩＳ・ＦＥＴとＭＩＳキャパシタか
ら構成されるダイナミック・メモリのセルの大きさは従
来のままでそのキャパシタ面積（Ｌ！ｔ）ｆ：増大させ
ることができる。
ら構成されるダイナミック・メモリのセルの大きさは従
来のままでそのキャパシタ面積（Ｌ！ｔ）ｆ：増大させ
ることができる。
第１図はダイナミック・メモリの従来例の断面図、第２
図は本発明の実施例のダイナミック・メモリの断面図、
第３図から第１０図は第２図に示したダイナミック・メ
モリを製造する工程順の断面図である。 １・・・基板、３・・・キヤ・ぐシタ電極、４・・・反
転層（キャパシタ電極）、５・・・ソース、６・・・ダ
ート、１３・・・導電性領域。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
図は本発明の実施例のダイナミック・メモリの断面図、
第３図から第１０図は第２図に示したダイナミック・メ
モリを製造する工程順の断面図である。 １・・・基板、３・・・キヤ・ぐシタ電極、４・・・反
転層（キャパシタ電極）、５・・・ソース、６・・・ダ
ート、１３・・・導電性領域。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- １、 ＭＩＳ型電界効果トランジスタとＭＩＳ型キヤ
／？シタで構成され、該ＭＩＳ型キャパシタが導電型半
導体基板と二該導重型半導体基板表面上の誘導体層とマ
該誘電体層上の電極とからなる、ダイナミック・メモリ
において、前記電極の上方に、該１１ｉ極との間に誘電
体層を介在させつつ、前記導電型半導体基板に接続され
た導電性領域が延在されていることを％徴とするダイナ
ミック・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172159A JPS5961956A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172159A JPS5961956A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961956A true JPS5961956A (ja) | 1984-04-09 |
Family
ID=15936661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172159A Pending JPS5961956A (ja) | 1982-09-30 | 1982-09-30 | ダイナミツク・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961956A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111256A (en) * | 1980-01-31 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
| JPS57112066A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Laminated capacitive element |
-
1982
- 1982-09-30 JP JP57172159A patent/JPS5961956A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111256A (en) * | 1980-01-31 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
| JPS57112066A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Laminated capacitive element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4931897A (en) | Method of manufacturing semiconductor capacitive element | |
| TW578195B (en) | A single step electroplating process for interconnect via fill and metal line patterning | |
| GB2077492A (en) | Electrically alterable nonvolatile floating gate memory cell | |
| US4454524A (en) | Device having implantation for controlling gate parasitic action | |
| JPS5961956A (ja) | ダイナミツク・メモリ | |
| US4639892A (en) | Semiconductor read-only memory device | |
| JPS5961063A (ja) | ダイナミツク・メモリ | |
| JPS62200755A (ja) | 半導体装置の製造方法 | |
| JPS59175157A (ja) | Ｍｉｓ型半導体記憶装置およびその製造方法 | |
| US5962901A (en) | Semiconductor configuration for an insulating transistor | |
| JPS55107258A (en) | Electrode construction for semiconductor element | |
| EP1143522A3 (en) | Charge coupled device and method for fabricating same | |
| JPH0458566A (ja) | 不揮発性記憶装置及びその製造方法 | |
| JPH03266462A (ja) | 半導体記憶装置 | |
| JPH01175258A (ja) | Ｍｏｓｆｅｔ | |
| JPS6113662A (ja) | 相補形ｍｉｓトランジスタ装置及びその製法 | |
| JPS6138867B2 (ja) | ||
| KR19980066720A (ko) | 반도체 캐패시터의 제조방법 | |
| KR960015492B1 (ko) | 반도체 소자의 텅스텐 폴리사이드 제조방법 | |
| JPS609155A (ja) | 記憶装置 | |
| JP2532471B2 (ja) | 半導体装置 | |
| JPH04180669A (ja) | 半導体装置 | |
| JPS60189963A (ja) | 半導体記憶装置 | |
| JPH02207536A (ja) | 半導体装置 | |
| JPS6110272A (ja) | 半導体装置の製造方法 |