JPH0458566A - 不揮発性記憶装置及びその製造方法 - Google Patents
不揮発性記憶装置及びその製造方法Info
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- JPH0458566A JPH0458566A JP2171132A JP17113290A JPH0458566A JP H0458566 A JPH0458566 A JP H0458566A JP 2171132 A JP2171132 A JP 2171132A JP 17113290 A JP17113290 A JP 17113290A JP H0458566 A JPH0458566 A JP H0458566A
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶素子とアドレス素子とで構成される電気
的に消去可能な不揮発性記憶装置及びその製造方法に関
する。
的に消去可能な不揮発性記憶装置及びその製造方法に関
する。
この種の電気的に消去可能な不揮発性記憶装置としては
、「半導体ハンドブック、第２版、第６刷（オーム社発
行）」の第４９５頁〜第４９８頁に記載されているよう
に、トラップ準位蓄積形とフローティングゲート蓄積形
とに大別される。
、「半導体ハンドブック、第２版、第６刷（オーム社発
行）」の第４９５頁〜第４９８頁に記載されているよう
に、トラップ準位蓄積形とフローティングゲート蓄積形
とに大別される。
この電気的に消去可能な不揮発性記憶装置を半導体メモ
リとして使用するには、メモリトランジスタエ個で１ビ
ツトを構成するｌ素子／ピント構成とするか、又は１個
のトランジスタメモリと１個のＭＯＳＦＥＴとで１ビツ
トを構成する２素子／ビツト構成とが提案されている。
リとして使用するには、メモリトランジスタエ個で１ビ
ツトを構成するｌ素子／ピント構成とするか、又は１個
のトランジスタメモリと１個のＭＯＳＦＥＴとで１ビツ
トを構成する２素子／ビツト構成とが提案されている。
ここで、１素子／ビツト構成とする場合には、メモリト
ランジスタの書込及び消去による論理値“０”“１゛が
デプレッションモード及びエンハンスメントモードの閾
値電圧で定義されるため、デプレッションモードにおけ
るゲート電圧が零のときにドレイン電流が流れることに
なるので、最近では２素子／ビツト構成とすることが主
流となっている。
ランジスタの書込及び消去による論理値“０”“１゛が
デプレッションモード及びエンハンスメントモードの閾
値電圧で定義されるため、デプレッションモードにおけ
るゲート電圧が零のときにドレイン電流が流れることに
なるので、最近では２素子／ビツト構成とすることが主
流となっている。
この２素子／ピント構成の不揮発性記憶装置としては、
半導体基板上に記憶素子としての第１の電界効果トラン
ジスタと、アドレス素子としての第２の電界効果トラン
ジスタとが直列に接続され、アドレス素子によってデプ
レションモードにおけるドレイン電流を遮断するように
構成されている。
半導体基板上に記憶素子としての第１の電界効果トラン
ジスタと、アドレス素子としての第２の電界効果トラン
ジスタとが直列に接続され、アドレス素子によってデプ
レションモードにおけるドレイン電流を遮断するように
構成されている。
しかしながら、上記従来の２素子／ビツト構成の不揮発
性記憶装置にあっては、メモリ素子及びアドレス素子を
個別に形成する必要があるので、製造工程が多くなると
共に、不揮発性記憶装置のセル面積が増大して、大容量
化が困難であると共に、チップコストが嵩む等の未解決
の課題があった。
性記憶装置にあっては、メモリ素子及びアドレス素子を
個別に形成する必要があるので、製造工程が多くなると
共に、不揮発性記憶装置のセル面積が増大して、大容量
化が困難であると共に、チップコストが嵩む等の未解決
の課題があった。
そこで、本発明は、上記従来例の未解決の課題に着目し
てなされたものであり、セル面積を小さくすることが可
能であると共に、製造工程を簡略化して、大規模集積化
を行うことが可能な２素子／ビツト構成の不揮発性記憶
装置及びその製造方法を提供することを目的としている
。
てなされたものであり、セル面積を小さくすることが可
能であると共に、製造工程を簡略化して、大規模集積化
を行うことが可能な２素子／ビツト構成の不揮発性記憶
装置及びその製造方法を提供することを目的としている
。
上記目的を達成するために、請求項（１）に係る不揮発
性記憶装置は、記憶素子とアドレス素子とで構成される
電気的に消去可能な不揮発性記憶装置において、半導体
基板上の素子形成領域に、前記記憶素子のゲート領域を
形成すると共に、該記憶素子用ゲート領域の側壁側に耐
圧酸化膜を介して前記アドレス素子のゲートＳＮ域を一
体に形成したことを特徴としている。
性記憶装置は、記憶素子とアドレス素子とで構成される
電気的に消去可能な不揮発性記憶装置において、半導体
基板上の素子形成領域に、前記記憶素子のゲート領域を
形成すると共に、該記憶素子用ゲート領域の側壁側に耐
圧酸化膜を介して前記アドレス素子のゲートＳＮ域を一
体に形成したことを特徴としている。
また、請求項（２）に係る不揮発性記憶装置の製造方法
は、記憶素子とアドレス素子とで構成される電気的に消
去可能な不揮発性記憶装置の製造方法において、半導体
基板上にフィールド絶縁膜及び比較的薄いゲート絶縁膜
を形成し、該ゲート絶縁膜上に窒化シリコン膜又は酸化
アルミニウム膜を介して第１の多結晶シリコン膜を形成
した後、ゲートパタニングを行って前記記憶素子用ゲー
ト領域を形成し、次いでゲート絶縁膜及び記憶素子用ゲ
ート領域を覆うように耐圧性を有する比較的厚い酸化膜
を形成すると共に、当該酸化膜上に第２の多結晶シリコ
ン膜を形成し、次いで前記第２の多結晶シリコン膜を異
方性エッチバックして前記記憶素子用ゲート領域の側壁
に対応する部分のみを残すことにより前記アドレス素子
用ゲー） ＳＮ域を形成し、次いで前記半導体基板に不
純物を拡散することを特徴としている。
は、記憶素子とアドレス素子とで構成される電気的に消
去可能な不揮発性記憶装置の製造方法において、半導体
基板上にフィールド絶縁膜及び比較的薄いゲート絶縁膜
を形成し、該ゲート絶縁膜上に窒化シリコン膜又は酸化
アルミニウム膜を介して第１の多結晶シリコン膜を形成
した後、ゲートパタニングを行って前記記憶素子用ゲー
ト領域を形成し、次いでゲート絶縁膜及び記憶素子用ゲ
ート領域を覆うように耐圧性を有する比較的厚い酸化膜
を形成すると共に、当該酸化膜上に第２の多結晶シリコ
ン膜を形成し、次いで前記第２の多結晶シリコン膜を異
方性エッチバックして前記記憶素子用ゲート領域の側壁
に対応する部分のみを残すことにより前記アドレス素子
用ゲー） ＳＮ域を形成し、次いで前記半導体基板に不
純物を拡散することを特徴としている。
請求項（１）に係る不揮発性記憶装置においては、記憶
素子用ゲー） ＳＮ域の側壁にアドレス素子用ゲート領
域が一体に形成されているので、アドレス素子を記憶素
子の製造工程中で形成することができると共に、セル面
積を従来例に比較して格段に小さくすることができ、微
細化が可能であるので、大規模集積化を達成することが
でき、しかも記憶素子及びアドレス素子のゲート絶縁膜
厚を変えることにより、エンハンスメントモードの動作
を行うことができるうえ、記憶素子及びアドレス素子の
ゲート電極を共通として配線数を減少させることができ
る。
素子用ゲー） ＳＮ域の側壁にアドレス素子用ゲート領
域が一体に形成されているので、アドレス素子を記憶素
子の製造工程中で形成することができると共に、セル面
積を従来例に比較して格段に小さくすることができ、微
細化が可能であるので、大規模集積化を達成することが
でき、しかも記憶素子及びアドレス素子のゲート絶縁膜
厚を変えることにより、エンハンスメントモードの動作
を行うことができるうえ、記憶素子及びアドレス素子の
ゲート電極を共通として配線数を減少させることができ
る。
また、請求項（２）に係る不揮発性記憶装置の製造方法
においては、半導体基板上に記憶素子のゲートＳＮ域を
形成した後に、絶縁膜及び多結晶シリコン膜を形成して
、この多結晶シリコン膜を異方性エッチバックすること
により、アドレス素子用ゲー ト９Ｍ域を形成するよう
にしているので、半導体基板上に記憶素子とアドレス素
子とを一体に形成することができ、製造工程を簡略化す
ることができる。
においては、半導体基板上に記憶素子のゲートＳＮ域を
形成した後に、絶縁膜及び多結晶シリコン膜を形成して
、この多結晶シリコン膜を異方性エッチバックすること
により、アドレス素子用ゲー ト９Ｍ域を形成するよう
にしているので、半導体基板上に記憶素子とアドレス素
子とを一体に形成することができ、製造工程を簡略化す
ることができる。
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示す断面図であって、ｐ形
のシリコン基板１上のフィールド絶縁膜２ａ、２ｂで分
離された素子形成領域３の中央部に記憶素子用ゲート６
Ｍ域４が形成されていると共に、その両側にアドレス素
子用ゲート領域５Ａ。
のシリコン基板１上のフィールド絶縁膜２ａ、２ｂで分
離された素子形成領域３の中央部に記憶素子用ゲート６
Ｍ域４が形成されていると共に、その両側にアドレス素
子用ゲート領域５Ａ。
５Ｂが形成され、これらが保護膜６によって覆われ、且
つシリコン基板１にＮ′″のソース領域７８及びドレイ
ン領域７Ｄが形成されて電気的に消去可能な不揮発性記
憶装置８が構成されている。
つシリコン基板１にＮ′″のソース領域７８及びドレイ
ン領域７Ｄが形成されて電気的に消去可能な不揮発性記
憶装置８が構成されている。
ここで、記憶素子用ゲート９Ｍ域４は、シリコン基板１
上に形成された例えば２０人程度の薄いゲート絶縁膜４
ａと、このゲート絶縁膜２上に形成された例えば３００
〜５００人程度のナイ程度イド（Ｓｉ、Ｎ、）で構成さ
れたシリコン窒化膜４ｂと、シリコン窒化膜４ｂ上に形
成された多結晶シリコン膜４Ｃと、この多結晶シリコン
膜４Ｃ上に形成されたゲート配線４ｄとで構成され、所
謂ｎチャネルＭＮＯＳメモリの構成を有する。
上に形成された例えば２０人程度の薄いゲート絶縁膜４
ａと、このゲート絶縁膜２上に形成された例えば３００
〜５００人程度のナイ程度イド（Ｓｉ、Ｎ、）で構成さ
れたシリコン窒化膜４ｂと、シリコン窒化膜４ｂ上に形
成された多結晶シリコン膜４Ｃと、この多結晶シリコン
膜４Ｃ上に形成されたゲート配線４ｄとで構成され、所
謂ｎチャネルＭＮＯＳメモリの構成を有する。
また、アドレス素子用ゲート領域５Ａ及び５Ｂは、前述
したゲート絶縁膜４ａ上及び記憶素子用ゲート領域４の
側壁に形成された比較的厚い（例えば３００〜１０００
人）ＣＶＤ ５ｉｎ２膜でなるゲート絶縁膜５ａと、
このゲート絶縁膜５ａに接して記憶素子用ゲート領域４
に沿う多結晶シリコン膜５ｂと、この多結晶シリコン膜
５ｂ上に形成された前記ゲート配線４ｄと連結されたゲ
ート配線５ｃとで構成され、ｎチャネルＭｏＳトランジ
スタの構成を有する。
したゲート絶縁膜４ａ上及び記憶素子用ゲート領域４の
側壁に形成された比較的厚い（例えば３００〜１０００
人）ＣＶＤ ５ｉｎ２膜でなるゲート絶縁膜５ａと、
このゲート絶縁膜５ａに接して記憶素子用ゲート領域４
に沿う多結晶シリコン膜５ｂと、この多結晶シリコン膜
５ｂ上に形成された前記ゲート配線４ｄと連結されたゲ
ート配線５ｃとで構成され、ｎチャネルＭｏＳトランジ
スタの構成を有する。
なお、第１図において、１３ｓはソース配線、１３ｄは
ドレイン配線、１４は保護用酸化膜、１５はボンディン
グ・パッドである。
ドレイン配線、１４は保護用酸化膜、１５はボンディン
グ・パッドである。
次に、上記構成を有する不揮発性記憶装置８の製造方法
を第２図を伴って説明する。
を第２図を伴って説明する。
先ず、硼素を不純物として含むｐ形シリコン基板１を用
意し、このシリコン基板１の表面に、例えばＬＯＣＯ３
法によって厚いフィールド絶縁膜２ａ、２ｂを形成する
ことにより素子形成領域３を形成する（第２図（ａ）参
照）。
意し、このシリコン基板１の表面に、例えばＬＯＣＯ３
法によって厚いフィールド絶縁膜２ａ、２ｂを形成する
ことにより素子形成領域３を形成する（第２図（ａ）参
照）。
次いで、シリコン基板１の表面に２０人程度の薄いシリ
コン酸化膜でなるゲート絶縁膜４ａを例えばドライ０□
酸化法によって正確な膜厚に形成し、次いでこのゲート
絶縁膜４ａ上にＣＶＤ法によってナイトライドでなるシ
リコン窒化膜４ｂを３００〜５００人程度の膜厚程度成
し、このシリコン窒化膜４ｂ上にゲート電極となる多結
晶シリコン膜４Ｃを膜厚が数千人程度となるように積層
した後、エッチバックしてゲート電極部のみを残すこと
により記憶素子用ゲート領域４を形成する（第２図（′
ｂ）参照）。
コン酸化膜でなるゲート絶縁膜４ａを例えばドライ０□
酸化法によって正確な膜厚に形成し、次いでこのゲート
絶縁膜４ａ上にＣＶＤ法によってナイトライドでなるシ
リコン窒化膜４ｂを３００〜５００人程度の膜厚程度成
し、このシリコン窒化膜４ｂ上にゲート電極となる多結
晶シリコン膜４Ｃを膜厚が数千人程度となるように積層
した後、エッチバックしてゲート電極部のみを残すこと
により記憶素子用ゲート領域４を形成する（第２図（′
ｂ）参照）。
次いで、ゲート絶縁膜４ａ及び記憶素子用ゲート？ｉＪ
ｆ域４を覆うように、ＣＶＤ法によって所定の絶縁耐圧
特性が得られるように比較的厚い（３００〜１０００人
程度）シリコ程度化膜でなるゲート絶縁膜５ａを形成し
、このゲート絶縁膜５ａ上に多結晶シリコン膜５ｂを形
成する（′第２図（Ｃ）参照）。
ｆ域４を覆うように、ＣＶＤ法によって所定の絶縁耐圧
特性が得られるように比較的厚い（３００〜１０００人
程度）シリコ程度化膜でなるゲート絶縁膜５ａを形成し
、このゲート絶縁膜５ａ上に多結晶シリコン膜５ｂを形
成する（′第２図（Ｃ）参照）。
次いで、多結晶シリコン膜５ｂ及びシリコン酸化膜５ａ
を異方性エツチングにより、記憶素子用ゲート領域４の
側壁に対応する多結晶シリコン膜５ｂのみを残してアド
レス素子用ゲート領域５Ａ５Ｂを形成する（第２図（Ｃ
）参照）。
を異方性エツチングにより、記憶素子用ゲート領域４の
側壁に対応する多結晶シリコン膜５ｂのみを残してアド
レス素子用ゲート領域５Ａ５Ｂを形成する（第２図（Ｃ
）参照）。
次いで、記憶素子用ゲート領域４及びアドレス素子用ゲ
ート領域５Ａ、５Ｂをマスクとして、シリコン基板１に
リンを熱拡散するか又は砒素をイオン注入することによ
ってｎ゛のソース領域７Ｓ及びドレイン領域７Ｄを、ア
ドレス素子用ゲート領域５Ａ及び５Ｂの外側に形成する
（第２図（ｅ）参照）。
ート領域５Ａ、５Ｂをマスクとして、シリコン基板１に
リンを熱拡散するか又は砒素をイオン注入することによ
ってｎ゛のソース領域７Ｓ及びドレイン領域７Ｄを、ア
ドレス素子用ゲート領域５Ａ及び５Ｂの外側に形成する
（第２図（ｅ）参照）。
次いで、ゲート絶縁膜４ａ、記憶素子用ゲート領域４及
びアドレス素子用ゲー） ６Ｎ域５Ａ、５Ｂ上に、多層
配線を行うための眉間絶縁膜１０をＣＶＤ法によって形
成し、この眉間絶縁膜１０の記憶素子用ゲート領域４、
アドレス素子用ゲート９Ｍ域５Ａ、５Ｂ、ソース領域６
Ｓ及びドレイン領域６Ｄに対応する位置にコンタクトホ
ールエ１を形成し、その上に配線用のアルミニウム薄膜
１２を真空蒸着する（第２図げ）参照）。
びアドレス素子用ゲー） ６Ｎ域５Ａ、５Ｂ上に、多層
配線を行うための眉間絶縁膜１０をＣＶＤ法によって形
成し、この眉間絶縁膜１０の記憶素子用ゲート領域４、
アドレス素子用ゲート９Ｍ域５Ａ、５Ｂ、ソース領域６
Ｓ及びドレイン領域６Ｄに対応する位置にコンタクトホ
ールエ１を形成し、その上に配線用のアルミニウム薄膜
１２を真空蒸着する（第２図げ）参照）。
次いで、アルミニウム薄膜１２をホトリソグラフィ技術
により必要な配線部分だけを残し、不要なアルミニウム
薄膜をエツチングにより除去して、記憶素子用ゲート？
ｌＩ域４及びアドレス素子用ゲート領域５Ａ、５Ｂを連
結するゲート配線４ｄ、５Ｃ、ソース配線１３ｓ及びド
レイン配線１３ｄを形成し、次いでアルミニウム薄膜１
２上に保護膜となる酸化膜１４をＣＶＤ法によって形成
した後、各電極４ｄ、１３ｓ及び１３ｄを外部に接続す
るためのボンディング・バッド１５を穿設して目的とす
る不揮発性記憶装置８を得る。
により必要な配線部分だけを残し、不要なアルミニウム
薄膜をエツチングにより除去して、記憶素子用ゲート？
ｌＩ域４及びアドレス素子用ゲート領域５Ａ、５Ｂを連
結するゲート配線４ｄ、５Ｃ、ソース配線１３ｓ及びド
レイン配線１３ｄを形成し、次いでアルミニウム薄膜１
２上に保護膜となる酸化膜１４をＣＶＤ法によって形成
した後、各電極４ｄ、１３ｓ及び１３ｄを外部に接続す
るためのボンディング・バッド１５を穿設して目的とす
る不揮発性記憶装置８を得る。
このように、上記実施例によると、１つの素子形成領域
３に記憶素子用ゲート領域４とアドレス素子用ゲート６
１４域５Ａ、５Ｂとが形成されていることから、等価的
には第３図に示すように、メモリ用ＭＮＯ３）ランジス
タ２１の両側に、２つのアドレス用ＭＯＳトランジスタ
２２Ａ、２２Ｂがシリアルに接続され、且つこれらのゲ
ート電極Ｇが互いに接続された構成を有し、各ゲート領
域４゜５Ａ、５Ｂのゲート絶縁膜４ａ、５ａの膜厚を調
整することにより、第４図に示すように、メモリ用ＭＮ
ＯＳ）ランジスタ２１の閾値電圧ＶＴＭを例えば＋７■
とし、アドレス用ＭＯ３）ランジスタ２２Ａ、２２Ｂの
闇値電圧ＶＴＡを例えば＋１■に設定してエンハンスメ
ントモードで動作させることができる。
３に記憶素子用ゲート領域４とアドレス素子用ゲート６
１４域５Ａ、５Ｂとが形成されていることから、等価的
には第３図に示すように、メモリ用ＭＮＯ３）ランジス
タ２１の両側に、２つのアドレス用ＭＯＳトランジスタ
２２Ａ、２２Ｂがシリアルに接続され、且つこれらのゲ
ート電極Ｇが互いに接続された構成を有し、各ゲート領
域４゜５Ａ、５Ｂのゲート絶縁膜４ａ、５ａの膜厚を調
整することにより、第４図に示すように、メモリ用ＭＮ
ＯＳ）ランジスタ２１の閾値電圧ＶＴＭを例えば＋７■
とし、アドレス用ＭＯ３）ランジスタ２２Ａ、２２Ｂの
闇値電圧ＶＴＡを例えば＋１■に設定してエンハンスメ
ントモードで動作させることができる。
したがって、書込を行う場合には、ゲート電極Ｇに例え
ば＋２０Ｖのゲート電圧■。を印加することにより、ト
ンネル遷移によってシリコン基板１側から電子を、メモ
リ用ＭＮＯ３Ｉ−ランジスタ２１を構成する記憶素子用
ゲート領域４の薄いゲート絶縁膜４ａを介してシリコン
窒化膜４ｂに注入し、その一部がゲート絶縁膜４ａ及び
シリコン窒化膜４ｂ間のトラップ準位に捕獲されること
により、闇値電圧ＶＴが例えば＋７■に設定される。
ば＋２０Ｖのゲート電圧■。を印加することにより、ト
ンネル遷移によってシリコン基板１側から電子を、メモ
リ用ＭＮＯ３Ｉ−ランジスタ２１を構成する記憶素子用
ゲート領域４の薄いゲート絶縁膜４ａを介してシリコン
窒化膜４ｂに注入し、その一部がゲート絶縁膜４ａ及び
シリコン窒化膜４ｂ間のトラップ準位に捕獲されること
により、闇値電圧ＶＴが例えば＋７■に設定される。
このとき、アドレス用ＭＯ３）ランジスタ２２Ａ。
２２Ｂを構成するアドレス素子用ゲー） ９１１域５Ａ
。
。
５Ｂにも＋２０Ｖが印加されるが、そのシリコン基板１
と多結晶シリコン膜５ｂとの間の絶縁膜５ａの膜厚が厚
いのでトンネル遷移を生じることばなく、通常のトラン
ジスタの動作を行う。
と多結晶シリコン膜５ｂとの間の絶縁膜５ａの膜厚が厚
いのでトンネル遷移を生じることばなく、通常のトラン
ジスタの動作を行う。
また、消去を行う場合には、ゲート電極Ｇに負のゲート
電圧■６を印加することにより、トラップ準位に捕獲さ
れた電子が消去されるので、闇値電圧Ｖアが例えば−７
Ｖに設定される。
電圧■６を印加することにより、トラップ準位に捕獲さ
れた電子が消去されるので、闇値電圧Ｖアが例えば−７
Ｖに設定される。
さらに、続出を行う場合には、ゲート電極Ｇに例えば＋
５■のゲート電圧■。を印加することにより、アドレス
用ＭＯ３）ランジスタ２２Ａ、２２Ｂが共にオン状態と
なり、このとき、メモリ用ＭＮＯＳトランジスタ２１に
論理値パ１“が記憶されているときには、その閾値電圧
■７．４が＋７■であるので、ソース及びドレイン間に
電流は流れず、論理値゛０”が記憶されているときには
、その闇値電圧Ｖ？Ｍが一７■であるので、ソース及び
ドレイン間に電流が流れる。
５■のゲート電圧■。を印加することにより、アドレス
用ＭＯ３）ランジスタ２２Ａ、２２Ｂが共にオン状態と
なり、このとき、メモリ用ＭＮＯＳトランジスタ２１に
論理値パ１“が記憶されているときには、その閾値電圧
■７．４が＋７■であるので、ソース及びドレイン間に
電流は流れず、論理値゛０”が記憶されているときには
、その闇値電圧Ｖ？Ｍが一７■であるので、ソース及び
ドレイン間に電流が流れる。
そして、ゲート電極Ｇに印加される電圧■、が零である
ときには、アドレス用ＭＯＳトランジスタ２２Ａ、２２
Ｂがオフ状態を維持することから、リーク電流が流れる
ことを確実に阻止することができる。
ときには、アドレス用ＭＯＳトランジスタ２２Ａ、２２
Ｂがオフ状態を維持することから、リーク電流が流れる
ことを確実に阻止することができる。
二の結果、上記実施例によると、記憶素子とアドレス素
子とが一体化されているので、不揮発性記憶装置のセル
面積を微小化することができると共に、ゲート電極を共
通化して配線数を少なくすることができ、しかもエンハ
ンスメントモードで動作させることができる。
子とが一体化されているので、不揮発性記憶装置のセル
面積を微小化することができると共に、ゲート電極を共
通化して配線数を少なくすることができ、しかもエンハ
ンスメントモードで動作させることができる。
なお、上記実施例においては、記憶素子としてＭＮＯＳ
）ランジスタ２１を適用した場合について説明したが、
これに限定されるものではなく、記憶素子用ゲート領域
４のシリコン窒化膜４ｂに代えてアルミナ（Ａ ｌ ｚ
Ｏ３）膜を適用することにより、ＭＡＯＳトランジス
タとすることができる。
）ランジスタ２１を適用した場合について説明したが、
これに限定されるものではなく、記憶素子用ゲート領域
４のシリコン窒化膜４ｂに代えてアルミナ（Ａ ｌ ｚ
Ｏ３）膜を適用することにより、ＭＡＯＳトランジス
タとすることができる。
また、上記実施例においては、記憶素子用ゲート領域及
びアドレス素子用ゲート領域のゲート電極を互いに接続
した場合について説明したが、これに限定されるもので
はなく、記憶素子用ゲート領域及びアドレス素子用ゲー
） ｆｉＩ域のゲート電極を独立して設けるようにして
もよい。
びアドレス素子用ゲート領域のゲート電極を互いに接続
した場合について説明したが、これに限定されるもので
はなく、記憶素子用ゲート領域及びアドレス素子用ゲー
） ｆｉＩ域のゲート電極を独立して設けるようにして
もよい。
さらに、トラップ準位蓄積形の不揮発性記憶装置に本発
明を適用した場合について説明したが、フローティング
ゲート蓄積形の不揮発性記憶装置にも本発明を適用し得
る。
明を適用した場合について説明したが、フローティング
ゲート蓄積形の不揮発性記憶装置にも本発明を適用し得
る。
〔発明の効果］
以上説明したように、請求項（１）に係る不揮発性記憶
装置によれば、半導体基板上の素子形成領域に記憶素子
用ゲート領域の両側に絶縁膜を介してアドレス素子用ゲ
ート領域を形成して記憶素子とアドレス素子とを一体化
したセル構造としたので、セル面積を微小化することが
可能となり、大規模集積化を達成することができると共
に、記憶素子及びアドレス素子のゲート電極を互いに接
続して配線数を減少させることができ、しかもエンハン
スメントモードで動作させることができる等の効果が得
られる。
装置によれば、半導体基板上の素子形成領域に記憶素子
用ゲート領域の両側に絶縁膜を介してアドレス素子用ゲ
ート領域を形成して記憶素子とアドレス素子とを一体化
したセル構造としたので、セル面積を微小化することが
可能となり、大規模集積化を達成することができると共
に、記憶素子及びアドレス素子のゲート電極を互いに接
続して配線数を減少させることができ、しかもエンハン
スメントモードで動作させることができる等の効果が得
られる。
また、請求項（２）に係る不揮発性記憶装置の製造方法
によれば、記憶素子用ゲート領域を形成した後に、アド
レス素子用ゲート領域のゲート絶縁膜及びゲート電極と
なる絶縁膜及び多結晶シリコン膜を形成し、これを異方
性エッチバックしてアドレス素子用ゲート領域を形成す
るようにしているので、アドレス素子用ゲート領域を形
成する工程が複雑となることがな（、容易に不揮発性記
憶装置を製造することができる効果が得られる。
によれば、記憶素子用ゲート領域を形成した後に、アド
レス素子用ゲート領域のゲート絶縁膜及びゲート電極と
なる絶縁膜及び多結晶シリコン膜を形成し、これを異方
性エッチバックしてアドレス素子用ゲート領域を形成す
るようにしているので、アドレス素子用ゲート領域を形
成する工程が複雑となることがな（、容易に不揮発性記
憶装置を製造することができる効果が得られる。
第１図は本発明による不揮発性記憶装置の一実施例を示
す断面図、第２図（ａ）〜（ｆ）は本発明による不揮発
性記憶装置の製造方法を示す工程図、第３図は本発明に
よる不揮発性記憶装置の等価回路図、第４図は本発明に
よる不揮発性記憶装置のゲート電圧に対するドレイン電
流を示す特性線図である。 図中、１はシリコン基板（半導体基板）、２ａ。 ２ｂはフィールド絶縁膜、３は素子形成領域、４は記憶
素子用ゲー） ９Ｍ域、５Ａ、５Ｂはアドレス素子用ゲ
ート領域、４ａはゲート絶縁膜、４ｂはシリコン窒化膜
、４ｃは多結晶シリコン膜、５ａはゲート絶縁膜、５ｂ
は多結晶シリコン膜、７ｓはソース領域、７Ｄはドレイ
ン領域である。
す断面図、第２図（ａ）〜（ｆ）は本発明による不揮発
性記憶装置の製造方法を示す工程図、第３図は本発明に
よる不揮発性記憶装置の等価回路図、第４図は本発明に
よる不揮発性記憶装置のゲート電圧に対するドレイン電
流を示す特性線図である。 図中、１はシリコン基板（半導体基板）、２ａ。 ２ｂはフィールド絶縁膜、３は素子形成領域、４は記憶
素子用ゲー） ９Ｍ域、５Ａ、５Ｂはアドレス素子用ゲ
ート領域、４ａはゲート絶縁膜、４ｂはシリコン窒化膜
、４ｃは多結晶シリコン膜、５ａはゲート絶縁膜、５ｂ
は多結晶シリコン膜、７ｓはソース領域、７Ｄはドレイ
ン領域である。
Claims (2)
- （１）記憶素子とアドレス素子とで構成される電気的に
消去可能な不揮発性記憶装置において、半導体基板上の
素子形成領域に、前記記憶素子のゲート領域を形成する
と共に、該記憶素子用ゲート領域の側壁側に耐圧酸化膜
を介して前記アドレス素子のゲート領域を一体に形成し
たことを特徴とする不揮発性記憶装置。 - （２）記憶素子とアドレス素子とで構成される電気的に
消去可能な不揮発性記憶装置の製造方法において、半導
体基板上にフィールド絶縁膜及び比較的薄いゲート絶縁
膜を形成し、該ゲート絶縁膜上に窒化シリコン膜又は酸
化アルミニウム膜を介して第１の多結晶シリコン膜を形
成した後、ゲートパタニングを行って前記記憶素子用ゲ
ート領域を形成し、次いでゲート絶縁膜及び記憶素子用
ゲート領域を覆うように耐圧性を有する比較的厚い酸化
膜を形成すると共に、当該酸化膜上に第２の多結晶シリ
コン膜を形成し、次いで前記第２の多結晶シリコン膜を
異方性エッチバックして前記記憶素子用ゲート領域の側
壁に対応する部分のみを残すことにより前記アドレス素
子用ゲート領域を形成し、次いで前記半導体基板に不純
物を拡散することを特徴とする不揮発性記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171132A JPH0458566A (ja) | 1990-06-28 | 1990-06-28 | 不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171132A JPH0458566A (ja) | 1990-06-28 | 1990-06-28 | 不揮発性記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458566A true JPH0458566A (ja) | 1992-02-25 |
Family
ID=15917578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171132A Pending JPH0458566A (ja) | 1990-06-28 | 1990-06-28 | 不揮発性記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510648A (en) * | 1994-01-04 | 1996-04-23 | Motorola, Inc. | Insulated gate semiconductor device and method of fabricating |
| US5981989A (en) * | 1992-04-24 | 1999-11-09 | Nec Corporation | Semiconductor memory device having improved stacked capacitor cells |
| US6521500B1 (en) | 1999-06-30 | 2003-02-18 | Nec Corporation | Semiconductor device and method of manufacturing the same |
-
1990
- 1990-06-28 JP JP2171132A patent/JPH0458566A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981989A (en) * | 1992-04-24 | 1999-11-09 | Nec Corporation | Semiconductor memory device having improved stacked capacitor cells |
| US5510648A (en) * | 1994-01-04 | 1996-04-23 | Motorola, Inc. | Insulated gate semiconductor device and method of fabricating |
| US6521500B1 (en) | 1999-06-30 | 2003-02-18 | Nec Corporation | Semiconductor device and method of manufacturing the same |
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