JPS5962936A - 複数マイクロコンピユ−タのバス共通接続方式 - Google Patents
複数マイクロコンピユ−タのバス共通接続方式Info
- Publication number
- JPS5962936A JPS5962936A JP17239382A JP17239382A JPS5962936A JP S5962936 A JPS5962936 A JP S5962936A JP 17239382 A JP17239382 A JP 17239382A JP 17239382 A JP17239382 A JP 17239382A JP S5962936 A JPS5962936 A JP S5962936A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- bus
- data
- ports
- microcomputers
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数個のマイクロコンピュータを用いるシステ
ムに於いて、データの相互利用を行なうために用いられ
るノ々ス共通接続方式に関するものである。
ムに於いて、データの相互利用を行なうために用いられ
るノ々ス共通接続方式に関するものである。
近年、マイクロコンピュータの発達に伴なって各種装置
にこのマイクロコンピュータが使用されており、特に処
理データの多い装置あるいけ同時発生データの処理を必
要とする装置Ｆ７に於いては、複数のマイクロコンピユ
ータラ用いて処理することが行なわれている。この場合
、各マイクロコンピュータは相互に独立して作動するこ
とにより、それぞれのマイクロコンピュータが自己の担
当する外部デバイスを制御しているわけであるが、全体
としての制御動作を一体化する上で、マイクロコンピュ
ータ相互間に於いてデータの転送を行ないたい場合がし
ばしば生ずる。この際、マイクロコンピュータのデータ
ノ々スを互いに接続すれば良−ことになるが、データの
転送時以外に於いて不都合が生ずる５つまり、データの
転送時以外て於いては、データノ々スを同時に使用しな
い様にマイクロコンピュータ相互間に於いて高精度のタ
イミング調整が必要になる。そして、このタイミングの
調整は、それぞれのマイクロコンピュータが制御する外
部デノ々イスの数が少ない場合には良いが、外部デバイ
スの数が多い場合にはこのタイミング調整が極めて複雑
なものとなり、極端な場合にはタイミング調整が不可能
となる。
にこのマイクロコンピュータが使用されており、特に処
理データの多い装置あるいけ同時発生データの処理を必
要とする装置Ｆ７に於いては、複数のマイクロコンピユ
ータラ用いて処理することが行なわれている。この場合
、各マイクロコンピュータは相互に独立して作動するこ
とにより、それぞれのマイクロコンピュータが自己の担
当する外部デバイスを制御しているわけであるが、全体
としての制御動作を一体化する上で、マイクロコンピュ
ータ相互間に於いてデータの転送を行ないたい場合がし
ばしば生ずる。この際、マイクロコンピュータのデータ
ノ々スを互いに接続すれば良−ことになるが、データの
転送時以外に於いて不都合が生ずる５つまり、データの
転送時以外て於いては、データノ々スを同時に使用しな
い様にマイクロコンピュータ相互間に於いて高精度のタ
イミング調整が必要になる。そして、このタイミングの
調整は、それぞれのマイクロコンピュータが制御する外
部デノ々イスの数が少ない場合には良いが、外部デバイ
スの数が多い場合にはこのタイミング調整が極めて複雑
なものとなり、極端な場合にはタイミング調整が不可能
となる。
従って、本発明による目的は、２個のマイクロコンピュ
ータを相互接続する場合に於けるノＳスの共通使用を防
止する複数マイクロコンピュータのノ々ス共通接続方式
を提供することである。
ータを相互接続する場合に於けるノＳスの共通使用を防
止する複数マイクロコンピュータのノ々ス共通接続方式
を提供することである。
以下、図面を用いて詳細に説明する。
第１図は本発明に、よる複数マイクロコンピュータのノ
々ス共通接続方式の一実施例を示す回路図である。同図
に於いて１，２は相互にデータの転送を必要とする第１
．第２マイクロコンピユータであって、自己の担当する
端末をコントロールするコントロール信号を発生するポ
ートｐＨ〜Ｐ１３ ＋ Ｐ２１〜Ｐ２３ と、データバ
スＤＢが共通に接続されるポートＦｆ’ｎＰｚ 、 Ｐ
’２４と、データノ々スＤＢの使用に対する優先順位を
設定するポートＰ１６ ＋ Ｐ２Ｒと、データバスＴ）
Ｂの使用中を示−ｆ （ｇ号°゛ＯＨを入力するポート
Ｐ１６ ！ Ｐ２Ｏト、ポートの使用中を示す信号゛１
″を発生するポートＰＩ７ 、 ＰＩ３とを備えている
。そ１７て、この場合に於いては第１マイクロコンピユ
ータ１を第２マイクロコンピユータ２に対して優先順位
を高くするために、第１マイクロコンピユータ１のポー
トＰｔ５ｆ’：ｉ：アースに接続されてパ０＃となって
おり、捷ブ杜第２マイクロコンピュータ２のポートＰ２
５は電源＋Ｖに接続されてパ１＃となってイル。また、
第１マイクロコンピユータ１と第２マイクロコンピユー
タ２のパス接続用のホード群Ｐ１４１ Ｐ２４は互いに
データノ々スＤＢによって共通に接続されており、この
データノ々スＤＢニ図示しない第１．第２マイクロコン
ピユータ１．２がそれぞれ担当する端末群Ｘ、Ｙがそれ
ぞれ接続されている。寸だ、第１マイクロコンピユータ
１のポートＰ１７は第２マイクロコンピユータ２のポー
トＰ２６に接続され、第２マイクロコンピユータ２のポ
ートＰ２７は第１マイクロコンピユータ１のポートＰ１
６に接続されている。
々ス共通接続方式の一実施例を示す回路図である。同図
に於いて１，２は相互にデータの転送を必要とする第１
．第２マイクロコンピユータであって、自己の担当する
端末をコントロールするコントロール信号を発生するポ
ートｐＨ〜Ｐ１３ ＋ Ｐ２１〜Ｐ２３ と、データバ
スＤＢが共通に接続されるポートＦｆ’ｎＰｚ 、 Ｐ
’２４と、データノ々スＤＢの使用に対する優先順位を
設定するポートＰ１６ ＋ Ｐ２Ｒと、データバスＴ）
Ｂの使用中を示−ｆ （ｇ号°゛ＯＨを入力するポート
Ｐ１６ ！ Ｐ２Ｏト、ポートの使用中を示す信号゛１
″を発生するポートＰＩ７ 、 ＰＩ３とを備えている
。そ１７て、この場合に於いては第１マイクロコンピユ
ータ１を第２マイクロコンピユータ２に対して優先順位
を高くするために、第１マイクロコンピユータ１のポー
トＰｔ５ｆ’：ｉ：アースに接続されてパ０＃となって
おり、捷ブ杜第２マイクロコンピュータ２のポートＰ２
５は電源＋Ｖに接続されてパ１＃となってイル。また、
第１マイクロコンピユータ１と第２マイクロコンピユー
タ２のパス接続用のホード群Ｐ１４１ Ｐ２４は互いに
データノ々スＤＢによって共通に接続されており、この
データノ々スＤＢニ図示しない第１．第２マイクロコン
ピユータ１．２がそれぞれ担当する端末群Ｘ、Ｙがそれ
ぞれ接続されている。寸だ、第１マイクロコンピユータ
１のポートＰ１７は第２マイクロコンピユータ２のポー
トＰ２６に接続され、第２マイクロコンピユータ２のポ
ートＰ２７は第１マイクロコンピユータ１のポートＰ１
６に接続されている。
以下、上記構成による動作を第２図に示すフローチャー
トを用いて説、明する。こＣで、第１マイクロコンピユ
ータ１がデータバスＬ）Ｂヲ使用するに際してｆｌ−ｔ
、ｔず第２図に示すステップＳＴ、に於いてポートＰＩ
６の状態を判別する。そして、ＣのポートＰ１６に第２
マイクロコンピユータ２のポートＰ２７からデータノ々
スＤＢの使用中を示す０”信号が供給されている場合に
は、その使用が終了する寸で待機する。そして、ステッ
プＳＴ、に於ける判別がノ〜となった場合には、第２マ
イクロコンピユータ２によるデータバスＤ Ｂの使用が
終了したものとしてステップＳＴ２に移行する。ステッ
プ３ ｌ１１２に於いては、第１マイクロコンピユータ
１がポートＰ１７を°゛０”にセットすることによって
データノ々スＤＢの使用を第２マイクロコンピユータ２
に対して示す。
トを用いて説、明する。こＣで、第１マイクロコンピユ
ータ１がデータバスＬ）Ｂヲ使用するに際してｆｌ−ｔ
、ｔず第２図に示すステップＳＴ、に於いてポートＰＩ
６の状態を判別する。そして、ＣのポートＰ１６に第２
マイクロコンピユータ２のポートＰ２７からデータノ々
スＤＢの使用中を示す０”信号が供給されている場合に
は、その使用が終了する寸で待機する。そして、ステッ
プＳＴ、に於ける判別がノ〜となった場合には、第２マ
イクロコンピユータ２によるデータバスＤ Ｂの使用が
終了したものとしてステップＳＴ２に移行する。ステッ
プ３ ｌ１１２に於いては、第１マイクロコンピユータ
１がポートＰ１７を°゛０”にセットすることによって
データノ々スＤＢの使用を第２マイクロコンピユータ２
に対して示す。
そして、このステップｓＴ２の処理が終了したならば、
ステップＳＴ３に移行してポートＰ１６を判別すること
によシ、第１．第２マイクロコンピュータ１，２が同時
にデータノ々スＤＢを使用する動作が実行されるのを防
止する。つまり、ステップＳＴ３に於いてポートＰ＋６
がｏ”にセットされている場合には、データバスＤＢの
同時使用となるために、ステップｓＴ４に移行して優先
１１１ｉ 位の判別を行なう。この場合、第１マイクロ
コンピユータｌのポートＰｔｓはアースに接続されて、
第１マイクロコンピユータ２に対して優先順位を高めて
いる。従って、ステップｓＴ４に於いては、その判別結
果は必ずイエスとなってステップ５Ｔ１１に移行するこ
とにより、データバスＤ Ｂの使用が行なわれて、ポー
トＰ■〜Ｐｔａから発生されるコントロール信号とによ
って第１マイクロコンピユータ１が担当する端末〆に対
する各種制御あるいは第２マイクロコンピユータ２への
データ伝送が実行される。そして、このデータバスＤＢ
の使用が終了したならば、ステップＳＴ６に於いてポー
） ＰＩ３ ヲ１１”にセットすることにより、データ
ノ々スＤＢの使用が終了したことを示す信号を第２マイ
クロコンピユータ２に供給した後にエンドとなる。なお
、第１マイクロコンピユータ１ ノアートＰｓｓ カ″
′ＩＨにセットされていた場合には、ステップＳＴ４に
於ける判別がイエスとなってステップＳＴ７に移行する
。ステップＳＴ、に於いては、ポートＦ’ｔｙのパ０”
セットをクリアして強制的に′１”にセットすることに
よシデータ／々スＤＢの使用してステップＳＴｌに戻る
。従って、この場合に於いては、ポートＰ１．がｕｌ”
となって第１マイクロコンピユータ２のデータバスＤＢ
の使用が終了しない限システップＳＴｓへの移行、つま
シ第１マイクロコンピュータ１のデータノ々スＤＢの使
用・が行なえなくなり、これによって第１マイクロコン
ピユータ１が第２マイクロコンピユータ２に対してデー
タノ々スＤＢの使用優先度が低いものとなる。つ１す、
ポー） Ｐ、、が電源＋Ｖに接続された第１図に示す第
２マイクロコンピユータ２の動作がこれと同一になる。
ステップＳＴ３に移行してポートＰ１６を判別すること
によシ、第１．第２マイクロコンピュータ１，２が同時
にデータノ々スＤＢを使用する動作が実行されるのを防
止する。つまり、ステップＳＴ３に於いてポートＰ＋６
がｏ”にセットされている場合には、データバスＤＢの
同時使用となるために、ステップｓＴ４に移行して優先
１１１ｉ 位の判別を行なう。この場合、第１マイクロ
コンピユータｌのポートＰｔｓはアースに接続されて、
第１マイクロコンピユータ２に対して優先順位を高めて
いる。従って、ステップｓＴ４に於いては、その判別結
果は必ずイエスとなってステップ５Ｔ１１に移行するこ
とにより、データバスＤ Ｂの使用が行なわれて、ポー
トＰ■〜Ｐｔａから発生されるコントロール信号とによ
って第１マイクロコンピユータ１が担当する端末〆に対
する各種制御あるいは第２マイクロコンピユータ２への
データ伝送が実行される。そして、このデータバスＤＢ
の使用が終了したならば、ステップＳＴ６に於いてポー
） ＰＩ３ ヲ１１”にセットすることにより、データ
ノ々スＤＢの使用が終了したことを示す信号を第２マイ
クロコンピユータ２に供給した後にエンドとなる。なお
、第１マイクロコンピユータ１ ノアートＰｓｓ カ″
′ＩＨにセットされていた場合には、ステップＳＴ４に
於ける判別がイエスとなってステップＳＴ７に移行する
。ステップＳＴ、に於いては、ポートＦ’ｔｙのパ０”
セットをクリアして強制的に′１”にセットすることに
よシデータ／々スＤＢの使用してステップＳＴｌに戻る
。従って、この場合に於いては、ポートＰ１．がｕｌ”
となって第１マイクロコンピユータ２のデータバスＤＢ
の使用が終了しない限システップＳＴｓへの移行、つま
シ第１マイクロコンピュータ１のデータノ々スＤＢの使
用・が行なえなくなり、これによって第１マイクロコン
ピユータ１が第２マイクロコンピユータ２に対してデー
タノ々スＤＢの使用優先度が低いものとなる。つ１す、
ポー） Ｐ、、が電源＋Ｖに接続された第１図に示す第
２マイクロコンピユータ２の動作がこれと同一になる。
第３図は本発明による他の実施例を示す回路図であって
、第１図と同一部分は同一記号を用いて示しである。同
図に於いて第１図との相違点は、ポー１” Ｐｉｓ 、
Ｐｅｌ＋による優先順位の設定を除去し、第２マイク
ロコンピユータ２のポートＰ２７から発生されるデータ
ノ々スＤ Ｉ３の使用を示す信号と第１マイクロコンピ
ユータ１のポートＰ、７から発生される信号の反転信号
に対する論理和を求めて第１マイクロコンピユータ１の
ポー） ＰＩ３に供給するオアゲート３を設けることに
よシ、第２マイクロコンピユータ１のデータノ々スＤＢ
の使用に対する優先度を第２マイクロコンピユータ２に
対して高めたことである。
、第１図と同一部分は同一記号を用いて示しである。同
図に於いて第１図との相違点は、ポー１” Ｐｉｓ 、
Ｐｅｌ＋による優先順位の設定を除去し、第２マイク
ロコンピユータ２のポートＰ２７から発生されるデータ
ノ々スＤ Ｉ３の使用を示す信号と第１マイクロコンピ
ユータ１のポートＰ、７から発生される信号の反転信号
に対する論理和を求めて第１マイクロコンピユータ１の
ポー） ＰＩ３に供給するオアゲート３を設けることに
よシ、第２マイクロコンピユータ１のデータノ々スＤＢ
の使用に対する優先度を第２マイクロコンピユータ２に
対して高めたことである。
この様に構成された回路に於いて、第１．第２マイクロ
コンピュータ１，２がポー） ＰＩ３ ＋Ｐ２７からデ
ータノ々スＤＢの使用を示す″′０″信号を発生すると
、オアゲート３の出力は１”となる。従って、第２マイ
クロコンピユータ２のポ）’ Ｐｆｆｉ６は″Ｏ″とな
るが、第１マイクロコンピユータ１の、ｊ９−トｐｔｇ
は強制的に” １ ”にセットされる。このために、両
マイクロコンピュータがデータ・々スＩ）１３の使用を
同時に要求した場合には、オアゲート３により優先順位
が強制的に附与されることになる。なお、この場合に於
ける第１マイクロコンピユータ１の動作フローチャート
は第４図に示す様になシ、第２マイクロコンピユータ２
も同様なものとなる。
コンピュータ１，２がポー） ＰＩ３ ＋Ｐ２７からデ
ータノ々スＤＢの使用を示す″′０″信号を発生すると
、オアゲート３の出力は１”となる。従って、第２マイ
クロコンピユータ２のポ）’ Ｐｆｆｉ６は″Ｏ″とな
るが、第１マイクロコンピユータ１の、ｊ９−トｐｔｇ
は強制的に” １ ”にセットされる。このために、両
マイクロコンピュータがデータ・々スＩ）１３の使用を
同時に要求した場合には、オアゲート３により優先順位
が強制的に附与されることになる。なお、この場合に於
ける第１マイクロコンピユータ１の動作フローチャート
は第４図に示す様になシ、第２マイクロコンピユータ２
も同様なものとなる。
以上説明した様に、本考案による複数マイクロコンピュ
ータのパス共通接続方式は、相手側ノマイクロコンピュ
ータからパスの使用を示ス信号が発、生されでいない時
のみノ々スの使用を示す信号を相手１１１ｊ Ｏマイク
ロコンピュータに供給してノ々スの使用を禁止した後に
ノ々スの使用を実行し、両マイクロコンピュータが同時
にノ々スの使用を示寸信号を発生した場合には、予め定
めらｉＬでいる優先順位にしたがってパスの使用を実行
するものである。よって、複数マイクロコンピュータの
パスを共通接続した場合に於けるノ々スの同時ｇ４Ｑ用
を簡単なケ１−４成で確実に防止することが出来る優れ
た効果を有する。
ータのパス共通接続方式は、相手側ノマイクロコンピュ
ータからパスの使用を示ス信号が発、生されでいない時
のみノ々スの使用を示す信号を相手１１１ｊ Ｏマイク
ロコンピュータに供給してノ々スの使用を禁止した後に
ノ々スの使用を実行し、両マイクロコンピュータが同時
にノ々スの使用を示寸信号を発生した場合には、予め定
めらｉＬでいる優先順位にしたがってパスの使用を実行
するものである。よって、複数マイクロコンピュータの
パスを共通接続した場合に於けるノ々スの同時ｇ４Ｑ用
を簡単なケ１−４成で確実に防止することが出来る優れ
た効果を有する。
第１図は本発明による複数マイクロコンピュータのノ々
ス共通接続方式の一実施例を示す回路図、第２図ｔｄ＠
１図に示す回路の動作を示すフローチャート、第３図は
本発明による複数マイクロコンピュータのノ々ス井通接
続方式の他の実施例を示す回路図、第４図は第３図に示
す回路の動作を示すフローチャートである。 １・・・第１マイクロコンピユータ、２・・・第２マイ
クロコンピユータ、３・・・オアケ−）、Ｉ）Ｂ・・・
データノ々ス、Ｘ、Ｙ・・・端末装置。 出願人 新日本電気株式会社
ス共通接続方式の一実施例を示す回路図、第２図ｔｄ＠
１図に示す回路の動作を示すフローチャート、第３図は
本発明による複数マイクロコンピュータのノ々ス井通接
続方式の他の実施例を示す回路図、第４図は第３図に示
す回路の動作を示すフローチャートである。 １・・・第１マイクロコンピユータ、２・・・第２マイ
クロコンピユータ、３・・・オアケ−）、Ｉ）Ｂ・・・
データノ々ス、Ｘ、Ｙ・・・端末装置。 出願人 新日本電気株式会社
Claims (1)
- （１）ノ々スによって共通接続された第１．第２マイク
ロコンピユータを有するシステムに於いテ、前記第１．
第２マイクロコンピユータは相手方のマイクロコンピュ
ータからノ々スノ使用を示す信号が発生されていない場
合にのみノセスを介して端末または他方のマイクロコン
ピュータへのデータ伝送を実行し、ノ々スの使用を示す
信号が同時に発生された場合には、予め定められた優先
順位の高い方のマイクロコンピュータがノ々スを先に使
用するとともに他方のマイクロコンピュータは優先順位
の高いマイクロコンピュータのノ々ス使用を示す信号が
断となるまで待欅することを特徴とする複数マイクロコ
ンピュータのノ々ス共通接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239382A JPS5962936A (ja) | 1982-09-30 | 1982-09-30 | 複数マイクロコンピユ−タのバス共通接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239382A JPS5962936A (ja) | 1982-09-30 | 1982-09-30 | 複数マイクロコンピユ−タのバス共通接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962936A true JPS5962936A (ja) | 1984-04-10 |
Family
ID=15941095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17239382A Pending JPS5962936A (ja) | 1982-09-30 | 1982-09-30 | 複数マイクロコンピユ−タのバス共通接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160222A (ja) * | 1983-03-01 | 1984-09-10 | Omron Tateisi Electronics Co | デ−タ転送方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5025143A (ja) * | 1973-06-20 | 1975-03-17 | ||
| JPS52104830A (en) * | 1976-02-28 | 1977-09-02 | Shimadzu Corp | Output control device for data processor |
-
1982
- 1982-09-30 JP JP17239382A patent/JPS5962936A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5025143A (ja) * | 1973-06-20 | 1975-03-17 | ||
| JPS52104830A (en) * | 1976-02-28 | 1977-09-02 | Shimadzu Corp | Output control device for data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160222A (ja) * | 1983-03-01 | 1984-09-10 | Omron Tateisi Electronics Co | デ−タ転送方式 |
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