JPS5963900U - メモリボ−ド - Google Patents

メモリボ−ド

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Publication number
JPS5963900U
JPS5963900U JP16008382U JP16008382U JPS5963900U JP S5963900 U JPS5963900 U JP S5963900U JP 16008382 U JP16008382 U JP 16008382U JP 16008382 U JP16008382 U JP 16008382U JP S5963900 U JPS5963900 U JP S5963900U
Authority
JP
Japan
Prior art keywords
memory board
memory
pair
integrated circuit
board
Prior art date
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Pending
Application number
JP16008382U
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English (en)
Inventor
木内　敬茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP16008382U priority Critical patent/JPS5963900U/ja
Publication of JPS5963900U publication Critical patent/JPS5963900U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のメモリボードを示し、１は旧メ、　　　
モ゛リポートめメモリ基板、２はメモリＬＳＩ群である
。第２図は本考案実施例のメモリボードの様子を示し、
３は基板１．４は基板２．５はＤＩＰ用標準標準ＬＳＩ
ソケットはＣＰＵあるいは制御ボード類、７は制御用Ｌ
ＳＩ、　ｆ３はメモリＬＳＩ群である。第３図ａはメモ
リＬＳＩ及び制御用ＬＳＩのピン状態、第３図すは新メ
モリボードを用いることに促って変更されるメモリＬＳ
Ｉ及び制御用ＬＳＩのピン状態で、９は第１側端ピン列
、１０は第２側端ピン列である。第４図は本考案実施例
に用いられる基板を示し、１１は基板１及び基板２．１
２はソケットである。

Claims (1)

    【実用新案登録請求の範囲】
  1. 一対の基板が相対する間に複数の集積回路装置が実装さ
    れ、かつ該一対の基板は各々前記集積回路装置と同一端
    子間寸法である事を特徴とするメモリボード。
JP16008382U 1982-10-22 1982-10-22 メモリボ−ド Pending JPS5963900U (ja)

Priority Applications (1)

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JP16008382U JPS5963900U (ja) 1982-10-22 1982-10-22 メモリボ−ド

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JP16008382U JPS5963900U (ja) 1982-10-22 1982-10-22 メモリボ−ド

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Publication Number Publication Date
JPS5963900U true JPS5963900U (ja) 1984-04-26

Family

ID=30352201

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16008382U Pending JPS5963900U (ja) 1982-10-22 1982-10-22 メモリボ−ド

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JP (1) JPS5963900U (ja)

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