JPS596430B2 - パルス合成装置 - Google Patents
パルス合成装置Info
- Publication number
- JPS596430B2 JPS596430B2 JP903477A JP903477A JPS596430B2 JP S596430 B2 JPS596430 B2 JP S596430B2 JP 903477 A JP903477 A JP 903477A JP 903477 A JP903477 A JP 903477A JP S596430 B2 JPS596430 B2 JP S596430B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- clock
- clock pulse
- output terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は複数のパルス発信器からの出力パルスを直列
の１つのパルス列として合成するパルス合成装置に関す
るものである。
の１つのパルス列として合成するパルス合成装置に関す
るものである。
従来、ガス、電気、水道等において複数の計量器から発
振されるパルスを合成し総合計量する場合においては、
発信されたパルスをパルスモータ等を用いて機械的回転
角度に変換し、この回転を差動歯車等を用いて合成する
方法が用いられている。
振されるパルスを合成し総合計量する場合においては、
発信されたパルスをパルスモータ等を用いて機械的回転
角度に変換し、この回転を差動歯車等を用いて合成する
方法が用いられている。
しかしながらこの方法では、パルス数を機械的に変換し
ているため、機械的精度、歯車のバックラッシュ、応答
速度等製作上、性能上の様々な次点を有していた。
ているため、機械的精度、歯車のバックラッシュ、応答
速度等製作上、性能上の様々な次点を有していた。
この発明は上記のようなものの欠点を除去するためにな
されたもので、入力されたパルスを電気的に処理し、応
答速度の速い、信頼度の高い、回路構成の簡単なパルス
合成装置を提供することを目的としている。
されたもので、入力されたパルスを電気的に処理し、応
答速度の速い、信頼度の高い、回路構成の簡単なパルス
合成装置を提供することを目的としている。
以下、この発明を図面の実施例に基づいて説明する。
第１図はこの発明の一実施例を示す回路、ｓｏはクロツ
クパルス発生回路で、互いに重なり合わない第１のクロ
ツクパルスＴ１〜Ｔｎを発生するとともに、これらのク
ロツクパルスＴ１〜Ｔｎより速い第２のクロツクパルス
Ｔｏを発生するものである。
クパルス発生回路で、互いに重なり合わない第１のクロ
ツクパルスＴ１〜Ｔｎを発生するとともに、これらのク
ロツクパルスＴ１〜Ｔｎより速い第２のクロツクパルス
Ｔｏを発生するものである。
Ｓ１〜Ｓｎは２ビツトの記憶要素をもつたシフトレジス
タで、そのデータ入力端子Ｄには、たとえば、ガスメー
タからの発信パルス信号Ｐ１〜Ｐｎがそれぞれ加えられ
る。また、シフトレジスタＳ１〜Ｓｎの出力端子Ｑ１に
はそれぞれインバータ１１〜Ｉｎが接続され、このそれ
ぞれのインバータ１１〜Ｉｎの出力端子とそれぞれのシ
フトレジスタＳ１〜Ｓｎの後段の出力端子Ｑ２には各々
２入力ＮＡＮＤゲートＡ１２〜Ａｎ２が接続され、２入
力ＮＡＮＤゲートＡ１２〜Ａｎ２の出力端子は各々第３
のゲート回路としてのｎ入力ＮＡＮＤゲートＯＲの入力
端子に接続されている。一方、第２のゲート回路として
の２入力ＮＯＲゲートＡ１〜Ａｎの片方の入力端子には
一括して上記クロツクパルスＴｏが加えられる。また、
この２入力ＮＯＲゲートＡ１〜Ａｎの他方の入力端子は
２入力ＮＡＮＤゲートＡ１２〜Ａｎ２の出力端子に接続
されている。第１のゲート回路としての２入力ＮＯＲゲ
ートＲ１〜Ｒｎの一方の入力端子は、上記２入力ＮＯＲ
ゲートＡ１〜Ａｎの出力端子に接続され、２入力ＮＯＲ
ゲートＲ１〜Ｒｎの他方の入力端子は、それぞれクロツ
クパルス発生回路ｓｏの第１のクロツクパルスＴ１〜Ｔ
ｎを発生する端子に接続される。さらに、この２入力Ｎ
ＯＲゲートＲ１〜Ｒｎの出力端子は上記シフトレジスタ
Ｓ１〜Ｓｎのクロツク端子Ｃに接続されている。端子Ｕ
はｎ入力ＮＡＮＤゲートＯＲの出力端子であつて、合成
したパルスを出力する。第２図は以上のように構成した
パルス合成回路の動作説明図であり、以下、第１図、第
２図を用いて動作を説明する。まず、クロツクパルス発
生回路ｓｏは互いに重なり合わないクロツクパルスＴ１
〜Ｔｎを発生し、このクロツクパルスＴ１〜ＴｎをＮＯ
ＲゲートＲ１〜Ｒｎを介して受けたシフトレジスタＳ１
〜Ｓｎは前段に記憶している内容が後段にシフトされる
。
タで、そのデータ入力端子Ｄには、たとえば、ガスメー
タからの発信パルス信号Ｐ１〜Ｐｎがそれぞれ加えられ
る。また、シフトレジスタＳ１〜Ｓｎの出力端子Ｑ１に
はそれぞれインバータ１１〜Ｉｎが接続され、このそれ
ぞれのインバータ１１〜Ｉｎの出力端子とそれぞれのシ
フトレジスタＳ１〜Ｓｎの後段の出力端子Ｑ２には各々
２入力ＮＡＮＤゲートＡ１２〜Ａｎ２が接続され、２入
力ＮＡＮＤゲートＡ１２〜Ａｎ２の出力端子は各々第３
のゲート回路としてのｎ入力ＮＡＮＤゲートＯＲの入力
端子に接続されている。一方、第２のゲート回路として
の２入力ＮＯＲゲートＡ１〜Ａｎの片方の入力端子には
一括して上記クロツクパルスＴｏが加えられる。また、
この２入力ＮＯＲゲートＡ１〜Ａｎの他方の入力端子は
２入力ＮＡＮＤゲートＡ１２〜Ａｎ２の出力端子に接続
されている。第１のゲート回路としての２入力ＮＯＲゲ
ートＲ１〜Ｒｎの一方の入力端子は、上記２入力ＮＯＲ
ゲートＡ１〜Ａｎの出力端子に接続され、２入力ＮＯＲ
ゲートＲ１〜Ｒｎの他方の入力端子は、それぞれクロツ
クパルス発生回路ｓｏの第１のクロツクパルスＴ１〜Ｔ
ｎを発生する端子に接続される。さらに、この２入力Ｎ
ＯＲゲートＲ１〜Ｒｎの出力端子は上記シフトレジスタ
Ｓ１〜Ｓｎのクロツク端子Ｃに接続されている。端子Ｕ
はｎ入力ＮＡＮＤゲートＯＲの出力端子であつて、合成
したパルスを出力する。第２図は以上のように構成した
パルス合成回路の動作説明図であり、以下、第１図、第
２図を用いて動作を説明する。まず、クロツクパルス発
生回路ｓｏは互いに重なり合わないクロツクパルスＴ１
〜Ｔｎを発生し、このクロツクパルスＴ１〜ＴｎをＮＯ
ＲゲートＲ１〜Ｒｎを介して受けたシフトレジスタＳ１
〜Ｓｎは前段に記憶している内容が後段にシフトされる
。
ここで、第２図に示すように、クロツクパルスＴ１〜Ｔ
ｎの周期を入力されるパルスの最小状態停止時間よりも
短く設定してあるので、シフトレジスタＳ１〜Ｓｎは順
次入力されるパルス信号Ｐ１〜Ｐｎに追従して入力され
るクロツクパルスＴ１〜Ｔｎと同期して出力端子Ｑ１に
出力する。いま、入カパルス信号Ｐ１〜Ｐｎがすべて信
号なしの状態〃ＨＩＧＨ〃である場合を説明すると、少
なくともシフトレジスタＳ１〜Ｓｎのクロツク端子Ｃに
はクロツクパルス発生回路ｓｏから互いに重なり合わな
いクロツクパルスＴ１〜ＴｎがＮＯＲゲートＲ１〜Ｒｎ
を介してそれぞれ加えられているため、すべてのシフト
レジスタＳ１〜Ｓｎの前段、後段の出力端子Ｑ１，Ｑ２
は共に〃ＨＩＧＨ〃となり、これにより、ＮＡＮＤゲー
トＡ１２〜Ａｎ２の出力端子がすべて〃ＨＩＧＨ〃とな
り、ｎ入力ＮＡＮＤゲ゛一卜０Ｒの出力端子は〃ＬＯＷ
〃となる。
ｎの周期を入力されるパルスの最小状態停止時間よりも
短く設定してあるので、シフトレジスタＳ１〜Ｓｎは順
次入力されるパルス信号Ｐ１〜Ｐｎに追従して入力され
るクロツクパルスＴ１〜Ｔｎと同期して出力端子Ｑ１に
出力する。いま、入カパルス信号Ｐ１〜Ｐｎがすべて信
号なしの状態〃ＨＩＧＨ〃である場合を説明すると、少
なくともシフトレジスタＳ１〜Ｓｎのクロツク端子Ｃに
はクロツクパルス発生回路ｓｏから互いに重なり合わな
いクロツクパルスＴ１〜ＴｎがＮＯＲゲートＲ１〜Ｒｎ
を介してそれぞれ加えられているため、すべてのシフト
レジスタＳ１〜Ｓｎの前段、後段の出力端子Ｑ１，Ｑ２
は共に〃ＨＩＧＨ〃となり、これにより、ＮＡＮＤゲー
トＡ１２〜Ａｎ２の出力端子がすべて〃ＨＩＧＨ〃とな
り、ｎ入力ＮＡＮＤゲ゛一卜０Ｒの出力端子は〃ＬＯＷ
〃となる。
ここで、任意のｉ番目の入カパルス信号Ｐｉが″ＬＯＷ
〃となれば、この入カパルスＰｉが〃ＬＯＷ〃である時
間ｔｏは、互いに重なり合わないクロツクパルスＴ１〜
Ｔｎの周期ｔｓより長く設定されているため、必ずシフ
トレジスタＳｉの前段の出力Ｑ１が〃ＬＯＷ〃に、そし
て後段の出力Ｑ２が〃ＨＩＧＨ〃の状態になる。
〃となれば、この入カパルスＰｉが〃ＬＯＷ〃である時
間ｔｏは、互いに重なり合わないクロツクパルスＴ１〜
Ｔｎの周期ｔｓより長く設定されているため、必ずシフ
トレジスタＳｉの前段の出力Ｑ１が〃ＬＯＷ〃に、そし
て後段の出力Ｑ２が〃ＨＩＧＨ〃の状態になる。
この状態において、ＮＡＮＤゲートＡ１２〜Ａｎ２のう
ちＮＡＮＤゲートＡｉ２の出力だけが〃ＬＯＷ〃になる
。これにより、ＮＡＮＤゲートＡ］２の出力を受けたＮ
ＯＲゲートＡｉ，Ｒｉを介してシフトレジスタＳｉに高
速のクロツクパルスＴｏが送出され、時間ｔｗ後にシフ
トレジスタＳｉｆ）Ｑ１出力とＱ２出力は共に〃ＬＯＷ
〃になり、ＮＡＮＤゲートＡ１２の出力は再度〃ＨＩＧ
Ｈ〃となつてＮＯＲゲートＡｉの高速のクロツクパルス
Ｔｏの送出を阻止するとともに、ｎ入力ＮＡＮＤゲート
ＯＲの出力を〃ＬＯＷ〃とする。すなわち、任意の入カ
パルス信号Ｐｉの立下りが検出されてｎ入力ＮＡＮＤゲ
ートＯＲの出力が時間ｔｗだけ″ＨＩＧＨ〃レベルのパ
ルスとなつて出力される。つぎに、入カパルス信号Ｐｉ
が〃ＨＩＧＨ〃となると、シフトレジスタＳｉの前段の
出力端子Ｑ１がクロツタパルスＴｉにより〃ＨＩＧＨ〃
に、後段の出力端子Ｑ２が〃ＬＯＷ〃になり、ＮＡＮＤ
ゲ゛一卜Ａｉ２の出力が〃ＨＩＧＨ〃のままでｎ入力Ｎ
ＡＮＤゲートＯＲの出力が〃ＬＯＷ〃を保持する。さら
に、クロツクパルスＴｉが継続して入力してもシフトレ
ジスタＳｉの前段、後段の出力端子Ｑ１，Ｑ２は共に〃
ＨＩＧＨ〃となり、ＮＡＮＤゲ゛一卜Ａｌ２の出力は〃
ＨＩＧＨ〃で、ｎ入力ＮＡＮＤゲートＯＲの出力は〃Ｌ
ＯＷ〃の状態を保持する。つぎに、複数の入カパルス信
号Ｐｊ，Ｐｋが同時に〃ＬＯＷ〃となつたとき、これら
の入力は互いに重ならないクロツクパルスＴｊ，Ｔｋに
よりシフトレジスタＳｊ，Ｓｋに読込まれるため、シフ
トレジスタＳｊｘＮＡＮＤゲートＡｊ２、ＮＯＲゲート
Ａｊ，．ＮＯＲゲートＲｊの動作と、シフトレジスタＳ
ｋ１ＮＡＮＤゲートＡｋ２、ＮＯＲゲートＡｋ，．ＮＯ
ＲゲートＲｋの動作とが重ならないで個々に行なわれる
ため、ｎ入力ＮＡＮＤゲー卜０Ｒには個々に識別できる
直列パルス列がｎ入力ＮＡＮＤゲートＯＲの出力端子Ｕ
に得られる。
ちＮＡＮＤゲートＡｉ２の出力だけが〃ＬＯＷ〃になる
。これにより、ＮＡＮＤゲートＡ］２の出力を受けたＮ
ＯＲゲートＡｉ，Ｒｉを介してシフトレジスタＳｉに高
速のクロツクパルスＴｏが送出され、時間ｔｗ後にシフ
トレジスタＳｉｆ）Ｑ１出力とＱ２出力は共に〃ＬＯＷ
〃になり、ＮＡＮＤゲートＡ１２の出力は再度〃ＨＩＧ
Ｈ〃となつてＮＯＲゲートＡｉの高速のクロツクパルス
Ｔｏの送出を阻止するとともに、ｎ入力ＮＡＮＤゲート
ＯＲの出力を〃ＬＯＷ〃とする。すなわち、任意の入カ
パルス信号Ｐｉの立下りが検出されてｎ入力ＮＡＮＤゲ
ートＯＲの出力が時間ｔｗだけ″ＨＩＧＨ〃レベルのパ
ルスとなつて出力される。つぎに、入カパルス信号Ｐｉ
が〃ＨＩＧＨ〃となると、シフトレジスタＳｉの前段の
出力端子Ｑ１がクロツタパルスＴｉにより〃ＨＩＧＨ〃
に、後段の出力端子Ｑ２が〃ＬＯＷ〃になり、ＮＡＮＤ
ゲ゛一卜Ａｉ２の出力が〃ＨＩＧＨ〃のままでｎ入力Ｎ
ＡＮＤゲートＯＲの出力が〃ＬＯＷ〃を保持する。さら
に、クロツクパルスＴｉが継続して入力してもシフトレ
ジスタＳｉの前段、後段の出力端子Ｑ１，Ｑ２は共に〃
ＨＩＧＨ〃となり、ＮＡＮＤゲ゛一卜Ａｌ２の出力は〃
ＨＩＧＨ〃で、ｎ入力ＮＡＮＤゲートＯＲの出力は〃Ｌ
ＯＷ〃の状態を保持する。つぎに、複数の入カパルス信
号Ｐｊ，Ｐｋが同時に〃ＬＯＷ〃となつたとき、これら
の入力は互いに重ならないクロツクパルスＴｊ，Ｔｋに
よりシフトレジスタＳｊ，Ｓｋに読込まれるため、シフ
トレジスタＳｊｘＮＡＮＤゲートＡｊ２、ＮＯＲゲート
Ａｊ，．ＮＯＲゲートＲｊの動作と、シフトレジスタＳ
ｋ１ＮＡＮＤゲートＡｋ２、ＮＯＲゲートＡｋ，．ＮＯ
ＲゲートＲｋの動作とが重ならないで個々に行なわれる
ため、ｎ入力ＮＡＮＤゲー卜０Ｒには個々に識別できる
直列パルス列がｎ入力ＮＡＮＤゲートＯＲの出力端子Ｕ
に得られる。
すなわち、以上述べた動作はクロツクパルスＴ１〜Ｔｎ
に同期して個々の回路で独立して重なり合わないタイミ
ングで行なわれていくため、入カパルス信号Ｐ１〜Ｐｎ
が重なり合つても順次最小パルス間隔ｔｐでパルス幅ｔ
ｗのパルスを出力端子Ｕに出力する。なお、上記実施例
では、シフトレジスタの前段の出力端子Ｑ１側にインバ
ータ１１〜Ｉｎを設けたものについて述べたが、後段の
出力端子Ｑ２側にインバータを接続した場合、任意の入
カパルス信号Ｐｉが信号なしの状態〃ＬＯＷ〃であれば
、ＮＯＲゲートＲｉを介して加えられるクロツクパルス
ＴｉによつてシフトレジスタＳｉの前段、後段の出力端
子Ｑ１，Ｑ２はいずれも〃ＬＯＷ〃であり、インバータ
Ｉｉの出力は〃ＨＩＧＨ〃となり、ＮＡＮＤゲートＡｉ
２の出力は〃ＨＩＧＨ〃となる。
に同期して個々の回路で独立して重なり合わないタイミ
ングで行なわれていくため、入カパルス信号Ｐ１〜Ｐｎ
が重なり合つても順次最小パルス間隔ｔｐでパルス幅ｔ
ｗのパルスを出力端子Ｕに出力する。なお、上記実施例
では、シフトレジスタの前段の出力端子Ｑ１側にインバ
ータ１１〜Ｉｎを設けたものについて述べたが、後段の
出力端子Ｑ２側にインバータを接続した場合、任意の入
カパルス信号Ｐｉが信号なしの状態〃ＬＯＷ〃であれば
、ＮＯＲゲートＲｉを介して加えられるクロツクパルス
ＴｉによつてシフトレジスタＳｉの前段、後段の出力端
子Ｑ１，Ｑ２はいずれも〃ＬＯＷ〃であり、インバータ
Ｉｉの出力は〃ＨＩＧＨ〃となり、ＮＡＮＤゲートＡｉ
２の出力は〃ＨＩＧＨ〃となる。
すなわち、すべてのＮＡＮＤゲートＡ１２〜Ａｎ２の出
力は〃ＨＩＧＨ〃であり、ｎ入力ＮＡＮＤゲートＯＲの
出力が〃ＬＯＷ〃となつている。したがつて、いま、入
カパルス信号Ｐｉが〃ＬＯＷ〃から〃ＨＩＧＨ〃になれ
ば、ＮＯＲゲ−トＲｉを介して加えられるクロツクパル
スＴｉによりシフトレジスタＳｉの前段の出力Ｑ１が〃
ＨＩＧＨ〃に、後段の出力Ｑ２が〃ＬＯＷ〃になり、Ｎ
ＡＮＤゲートＡｉ２の出力が〃ＬＯＷ″になる。これに
より、ｎ入力ＮＡＮＤゲート０Ｒは〃ＨＩＧＨ〃となる
一方、高速のクロツクパルスＴＩがＮＯＲゲートＡｌお
よびＮＯＲゲートＲ１を介してシフトレジスタＳｉのタ
ロツタ端子Ｃに加えられるため、所定時間ｔｗ後には出
力Ｑ１，Ｑ２は共に〃ＨＩＧＨ〃になるから、ＮＡＮＤ
ゲートＡｌ２の出力が〃ＨＩＧＨに、ｎ入力ＮＡＮＤゲ
ートＯＲの出力が〃ＬＯＷ〃になり、単一のパルスとし
て出力される。このことは、前者の実施例では、入カパ
ルス信号Ｐｉの立下りを検出していたものが、この実施
例では、入カパルス信号Ｐｉの立上がりを検出して動作
することにより同様な効果を示す。以上のように、この
発明によれば、複数のパルス発信器からのパルス信号を
それぞれデータ入力端子に受ける少なくとも２ビツト以
上の情報を記憶する複数のシフトレジスタと、これらの
各シフトレジスタのクロツク端子に接続されかつ第１の
ゲート回路を介して送出される第１のクロツクパルスお
よび第１と第２のゲート回路を介して送出される第２の
クロツクパルスを発生するクロツクパルス発生回路と、
上記シフトレジスタの各々の相互間のデータの変化の状
態を検出する論理回路と、この複数の論理回路に接続さ
れ論理回路の出力を択一的にパルス列として出力する第
３のゲー卜回路とから構成され、上記第２のゲート回路
は、上記論理回路からの信号に基づいて上記第２のクロ
ツクパルスをシフトレジスタに送出するように上記論理
回路に接続され、上記クロツクパルス発生回路は、第１
の複数のクロツクパルスが互いに位相が重ならないよう
にかつ上記パルス信号の周期より短く設定され、第２の
クロツクパルスが第１のクロツクパルスより高速に設定
することにより、応答速度が速く構成が簡単で信頼度の
高いパルス合成器を提供することができる。
力は〃ＨＩＧＨ〃であり、ｎ入力ＮＡＮＤゲートＯＲの
出力が〃ＬＯＷ〃となつている。したがつて、いま、入
カパルス信号Ｐｉが〃ＬＯＷ〃から〃ＨＩＧＨ〃になれ
ば、ＮＯＲゲ−トＲｉを介して加えられるクロツクパル
スＴｉによりシフトレジスタＳｉの前段の出力Ｑ１が〃
ＨＩＧＨ〃に、後段の出力Ｑ２が〃ＬＯＷ〃になり、Ｎ
ＡＮＤゲートＡｉ２の出力が〃ＬＯＷ″になる。これに
より、ｎ入力ＮＡＮＤゲート０Ｒは〃ＨＩＧＨ〃となる
一方、高速のクロツクパルスＴＩがＮＯＲゲートＡｌお
よびＮＯＲゲートＲ１を介してシフトレジスタＳｉのタ
ロツタ端子Ｃに加えられるため、所定時間ｔｗ後には出
力Ｑ１，Ｑ２は共に〃ＨＩＧＨ〃になるから、ＮＡＮＤ
ゲートＡｌ２の出力が〃ＨＩＧＨに、ｎ入力ＮＡＮＤゲ
ートＯＲの出力が〃ＬＯＷ〃になり、単一のパルスとし
て出力される。このことは、前者の実施例では、入カパ
ルス信号Ｐｉの立下りを検出していたものが、この実施
例では、入カパルス信号Ｐｉの立上がりを検出して動作
することにより同様な効果を示す。以上のように、この
発明によれば、複数のパルス発信器からのパルス信号を
それぞれデータ入力端子に受ける少なくとも２ビツト以
上の情報を記憶する複数のシフトレジスタと、これらの
各シフトレジスタのクロツク端子に接続されかつ第１の
ゲート回路を介して送出される第１のクロツクパルスお
よび第１と第２のゲート回路を介して送出される第２の
クロツクパルスを発生するクロツクパルス発生回路と、
上記シフトレジスタの各々の相互間のデータの変化の状
態を検出する論理回路と、この複数の論理回路に接続さ
れ論理回路の出力を択一的にパルス列として出力する第
３のゲー卜回路とから構成され、上記第２のゲート回路
は、上記論理回路からの信号に基づいて上記第２のクロ
ツクパルスをシフトレジスタに送出するように上記論理
回路に接続され、上記クロツクパルス発生回路は、第１
の複数のクロツクパルスが互いに位相が重ならないよう
にかつ上記パルス信号の周期より短く設定され、第２の
クロツクパルスが第１のクロツクパルスより高速に設定
することにより、応答速度が速く構成が簡単で信頼度の
高いパルス合成器を提供することができる。
第１図はこの発明の一実施例を示す回路図、第２図は第
１図に示す実施例の動作を説明する波形図である。 Ｓ１〜Ｓｎ・・・・・・シフトレジスタ、１１〜Ｉｎ・
・・・・・インバータ、Ａ１２〜Ａｎ２ ・・・ＮＡＮ
Ｄゲート、Ｒ１〜Ｒｎ・・・・・・ＮＯＲゲート（第１
のゲート回路）、Ａ１〜Ａｎ・・・・・・ＮＯＲゲート
（第２のゲート回路）、ＯＲ・・・・・・ｎ入力ＮＡＮ
Ｄゲート（第３のゲート回路）、ｓｏ・・・・・・クロ
ツクパルス発生回路、Ｐ１〜Ｐｎ・・・・・・パルス信
号、Ｔ１〜Ｔｎ−；・・・・第１のクロツクパルス、Ｔ
ｏ・・・・・・第２のクロツクパルス、ｔｓ・・・・・
・第１のクロツクパルスの周期、ｔｐ・・・・・・第１
のクロツクパルスのパルス幅、ｔｏ・・・・・・パルス
信号のパルス間隔、ｔｃ・・・・・・パルス信号のパル
ス幅、ｔｗ・・・・・・出力パルスのパルス幅。
１図に示す実施例の動作を説明する波形図である。 Ｓ１〜Ｓｎ・・・・・・シフトレジスタ、１１〜Ｉｎ・
・・・・・インバータ、Ａ１２〜Ａｎ２ ・・・ＮＡＮ
Ｄゲート、Ｒ１〜Ｒｎ・・・・・・ＮＯＲゲート（第１
のゲート回路）、Ａ１〜Ａｎ・・・・・・ＮＯＲゲート
（第２のゲート回路）、ＯＲ・・・・・・ｎ入力ＮＡＮ
Ｄゲート（第３のゲート回路）、ｓｏ・・・・・・クロ
ツクパルス発生回路、Ｐ１〜Ｐｎ・・・・・・パルス信
号、Ｔ１〜Ｔｎ−；・・・・第１のクロツクパルス、Ｔ
ｏ・・・・・・第２のクロツクパルス、ｔｓ・・・・・
・第１のクロツクパルスの周期、ｔｐ・・・・・・第１
のクロツクパルスのパルス幅、ｔｏ・・・・・・パルス
信号のパルス間隔、ｔｃ・・・・・・パルス信号のパル
ス幅、ｔｗ・・・・・・出力パルスのパルス幅。
Claims (1)
- １ 複数のパルス発信器からのパルス信号をそれぞれデ
ータ入力端子に受け、シリーズに接続された２段以上か
らなるシフトレジスタと、これらの各シフトレジスタに
対応する複数の第１のクロックパルスを送出する複数の
第１クロックパルス出力端子および第２のクロックパル
スを送出する１つの第２クロックパルス出力端子を有す
るクロックパルス発生回路と、このクロックパルス発生
回路の第２クロックパルス出力端子に各入力端子が接続
されたシフトレジスタに対応する数の第２ゲート回路と
、これら各第２ゲート回路の出力端子と上記クロックパ
ルス発生回路の対応する第１クロックパルス出力端子と
に２入力端子が接続され出力端子が上記対応するシフト
レジスタのクロック端子に接続されたシフトレジスタに
対応する数の第１ゲート回路と、上記各シフトレジスタ
の前段の出力端子と後段の出力端子とを２つの入力端子
に接続してその入力信号の相互から出力状態の変化を検
出するシフトレジスタに対応する個数の論理回路と、こ
の複数の論理回路の各出力端子に各入力端子が接続され
、これら入力端子の信号の論理和を行ない直列のパルス
列として出力する第３のゲート回路とから構成され、上
記第２のゲート回路それぞれは、制御端子が上記対応す
る論理回路の出力端子にその信号に基づいて開制御され
るよう接続され、上記クロックパルス発生回路は、第１
の複数のクロックパルスが互いに位相な重ならないよう
にかつ上記のどのパルス信号の周期より短かい周期に設
定され、第２のクロックパルスが複数の第１のクロック
パルス相互間の最短の発生間隔よりも短かい時間を１周
期と設定されてなるパルス合成器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP903477A JPS596430B2 (ja) | 1977-01-28 | 1977-01-28 | パルス合成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP903477A JPS596430B2 (ja) | 1977-01-28 | 1977-01-28 | パルス合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5394961A JPS5394961A (en) | 1978-08-19 |
| JPS596430B2 true JPS596430B2 (ja) | 1984-02-10 |
Family
ID=11709359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP903477A Expired JPS596430B2 (ja) | 1977-01-28 | 1977-01-28 | パルス合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596430B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316821U (ja) * | 1989-06-26 | 1991-02-20 |
-
1977
- 1977-01-28 JP JP903477A patent/JPS596430B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316821U (ja) * | 1989-06-26 | 1991-02-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5394961A (en) | 1978-08-19 |
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