JPS5964892A

JPS5964892A - 表示装置

Info

Publication number: JPS5964892A
Application number: JP17502682A
Authority: JP
Inventors: 坂下　善彦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1982-10-05
Filing date: 1982-10-05
Publication date: 1984-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はラスタスキャン（ｌｕｓｔｅｒ　５ｃａｎ）
　（ラスタ走査）方式の表示装置におけるリフレッシュ
メモリ（ｒｅｆｒｅｓｈ　ｍｅｍｏｒｙ　）　　からの
表示情報の読出し動作に関するものであり、特に飛越し
走査の場合に関するものである。

オ１図はこの権の表示装置の構成を示すブロック図で、
（１）は表示情報発生部、（２１はリフレッシュメモリ
部、１３）は智込み制御部、（４）は表示部、（５）は
読出し制御部である。

表示部（４１はたとえばブラウン管表示装置で構成され
、その表示向上には文字及び図形がドツトパターンの形
で表示される。この表示ドツトパターンを構成するそれ
ぞれのドツトは１ビツト（白又黒のドツト）又は所定複
数個のビット（カラートッド又は中間トーンを有するド
ツト）の信号から構成される。１個のドツトに対応する
ビット数（ｌ又は複数）を以下Ｐで表す）。リフレッシ
ュメモリ部（２）には表示部（４１上のドツト位置に対
応するアドレスに当該ドツトに対応するビット（以下表
示ドツト情報というつが格納されている。読出し制御部
（５１は表示部（４）の輝ハの掃引と同期してリフレッ
シュメモリ部（２１から表示ドツト情報を読出し表示部
（４１にドツトパターンで構成される文字及び図形を表
示する。

文字及び図形のドツトパターンは表示情報発生部（１）
（たとえばキャラクタジェネレータから構成される）で
発生され、書込み制御部（３）の制御によってリフレッ
シュメモリ部（２１に書込まれる。リフレッシュメモリ
部（２１は書込み制御部（３１がらの書込みによってメ
モリ内容が変更されながら同時に読出し制御部（５１に
よって読出されることが可能である。

第２図はリフレッシュメモリ部（２）のアドレス構成を
示す図で、説明の便宜上Ｘ方向に対してもＹ方向に対し
てもアドレスは１番から開始されるとすれば、Ｘ方向ア
ドレスはｌ−Ｍ、Ｙ方向アドレスは１〜Ｌで（ＩＸＩ）
〜（ＬＸＭ）の範囲の任意の数値によりアドレスを構成
することができる。

リフレッシュメモリ部（２）の書込み及び読出しの便宜
のため１アドレスに対応するメモリ内容が制御単位とな
る。

第３図は第２図の１アドレスに対応する記憶内容を示す
図で、アドレス、（Ｘ−１，Ｙ−１）、（Ｘ。

ｙ−ｔ）、（Ｘ−ｔ、Ｙ）、（ＸｔＹ）の４アドレスに
対応する部分を示すが、１つのアドレスにＪＸＫ個の表
示ドツト情報が含１れる。第２図及び第３図に示す配列
が表示部（４１におけるドツトの配列と対応している。

たとえば表示部（４１の表示面上に２５６×２５６ドツ
トのドツトパターンを表示する場合には第２図及び第３
図においてＭ＝Ｌ＝６４．Ｊ＝に＝４とすれは各ドツト
に１ビツトが対応する（Ｐ＝１）メモリを得ることがで
きる。Ｐ＝２の場合にはこのようなメモリを２個設は同
一アドレス信号によって同時に読出せばよいのであるが
Ｐの値はこの発明には直接関係がないので以下の説明は
Ｐ＝ｌの場合について行う。ところで、リフレッシュメ
モリ部１２）におけるメモリ素子の物理的な配列は第２
図及び第３図に合致しない。それは、このようなリフレ
ッシュメモリ部（２）を構成するために用いるメモリ素
子は１ワード１ピツト構成のアドレス配列になっている
からである。たとえばＬＭ＝６４　Ｘ　６４　＝　４，
０９６の場合は４　、０９６ビツトの容量で４，０９６
ワード×１ビツト構成になっているメモリ素子を１６個
並列に使用しカければならない。

４　、０９６ビツトＸ　１６　＝　６５，５３６ビツト
のメモリ素子を１個用いたのでは１ビツト１ワードの構
成になっているので１アドレスでＪｘＫ個のビットを同
時に読出すことができないからである。

第４図はリフレッシュメモリ部（２）の構成９１１　ｋ
示すブロック図で、（２０）はそれぞれ４　、０９６ワ
ード×１ピツト構成のメモリ素子、（２１）　、　（２
２）　、　（２３）　、　（２４）はそれぞれレジスタ
、（２５）はアドレス信号の信号線である。１６個のメ
モリ素子（２０）の同一アドレスのビットが同時に読出
されてレジスタ（２１）　、　（２２）　、　（２３）
　。

（２４）内に格納され、順次表示部（４）に与えられる
。

同一アドレスのＪＸＫ個のビットの順番をｊ＝１〜４゜
ｋ＝３〜４で表せは第４図の各メモリ素子（２０）の担
当するｊ、にの順番は第４図にマトリックス的に示すと
おりである。しかし、リフレッシュメモリ部（２）の読
出しに関する限り異々るラスタ純に対するドツト情報（
第３図でｊが異なれば異なるラスタ純を示し、第４図で
レジスタ（２１）　、　（２２）　、　（２３）　。

（２４）はそれぞれ異なるラスタ純に対する情報を格納
する）を同時に読出す必要はないので、メモリ素子の単
位容量を増加してその個数を減少することができる。第
５図は第４図の構成に比しメモリ素子の単位容量を２倍
に増加し個数をＩ乙に減少した設計例を示すブロック図
で、（２６）はそれぞれ８．１９２ワード×１ピツト構
成のメモリ素子、（２７）。

（２８）はそれぞれレジスタである。リフレッシュメモ
リ部（２）の全ビットを読出すため、第４図の構成では
アドレス信号をｌ→４　、０９６まで変化すれがよいが
、第５図の構成では１つのアドレス信号では８ビツトし
か読出せずアドレス信号をｌ→４，０９６まで変化した
後更に４，０９６　＋　ｌ→４，０９６　＋　４，０９
６まで変化しなければならぬから２倍の時間を必要とす
るが、回路構成が簡単になる。一般的に、牙４図のメモ
リ素子（２０）のアドレスはＸ方向が１→Ｌ％Ｙ方向が
１−＋Ｍとすれば、第５図のメモリ素子（２６）のアド
レスＸ方向が１→Ｌ％Ｙ方向が１→２Ｍとなり、その代
りＪ＝２となる、したがって１つのアドレス信号でメモ
リ素子（２６）にアクセスする所要時間ｆＴｃとすると
メモリ素子（２６）の全アドレスにアクセスする所要時
間Ｔ、は２・５図の構成ではＴｔ＝ＬＸ２ＭｘＴｃ・・
・・・・（１）　　となる。

従来のリフレッシュメモリは第５図について説明したよ
うに構成されているので飛越し走査による表示の場合に
時間が長く力るという欠点があった。一般に飛越し走査
による表示では第１回目は奇数ラスタ（第１番目のラス
タを表す数字を１とした場合）を表示し第２回目は偶数
ラスタを表示する。奇数ラスタを表示する場合も偶数ラ
スタを表示する場合も共にメモリ素子（２６）の全アド
レス、すなわちＬＸ２Ｍのアドレスを全部読出し読出さ
れてレジスタ（２７）　、　（２８）に格納されるデー
タのうちいずれか１方だけを表示部（４）に送出するの
で、飛越し走査によるｌフレーム表示のだめの所要時間
Ｔｏは式（１）で示すＴ１の２倍になる。すなわちＴｎ
　＝　２　ｘ　（Ｌｘ　２ＭＸＴｃ）　−・−−−−−
ｆ２１゜リフレッシュメモリ部１２）に対しては読出し
制御を行うと同時に書込み制御を行わねばならぬので飛
越し走査の場合に読出し制御に長時間を要することは不
利である。

この発明は従来のものの上述の欠点を除去するためにな
されたもので、飛越し走査においても式（１）に示す時
間内にすべてのアドレスによってメモリ素子（２６）を
読出すことができるリフレッシュメモリを提供すること
を目的としている。

以下図面についてこの発明の詳細な説明する。

第６図はこの発明の一実施例を示すブロック図で、１・
５図と同一符号は同−又は相当部分を示しり・５図の左
端の２個のメモリ素子（２６）を第６図に示しテイル。

メモリ素子（２６）はいずれもアドレスｌ→Ｍの部分（
斜線部分）とｌｙｌ　＋　ｌ→２Ｍの部分とに分れ（２
６ａ）、（２ｆｉｂ）、（２６ｃ）、（２６ｄ）の符号
を付しである。

（２６ａ）にはｊ　＝　１　、　（２６ｂ）にはｊ　＝
　２　、　（２ｆｉｃ）にはｊ＝３、（２６ｄ）にはｊ
＝４の情報を担当するビットが格納されている。アドレ
ス信号線（２９）上のアドレスが１−＋Ｍの間はｊ＝ｔ
％　ｊ＝３の奇数ラスタに相当するビットが読出されて
表示部（４１に奇数ラスタ表示が行われる。アドレスＺ
ＥＭ＋１→２Ｍの間はｊ＝２、ｊ＝４の偶数ラスタに相
当するビットが読出されて表示部に偶数ラスタ表示が行
われる。

したがって、第６図に示す装置では飛越し走査をしても
全フレームの読出しにＬＸ２Ｍのアドレスに対してアク
セスすればよく、所要時間は式（１；％式％なお以上はＰ＝１として説明したがＰが複数の場合はＰ
の数だけのメモリ素子を第６図に示すメモリ素子（２６
）に並列に読出せばよい。

以上のようにこの発明の表示装置では、飛越し走査によ
る表示の場合にも、メモリ素子の数を変えることなく、
飛越し走査を行わない場合と同一時間でリフレッシュメ
モリ部（２）の内容を読出して表示することができる。

【図面の簡単な説明】

第１図は表示装置の構成を示すブロック図、第２図は第
１図のリフレッシュメモリ部のアドレス構成を示す図、
第３図は第２図の１アドレスに対応する記憶内容を示す
図、第４図及び第５図はそれぞれリフレッシュメモリ部
の構成例を示すブロック図、第６図はこの発明の一実施
例を示すブロック図である。（１１・・・表示情報発生部、（２）・・・リフレッシ
ュメモリ部、（３１・・・書込み制御部、（４１・・・
表示部、（５）・・・読出し制御部、（２６）・・・メ
モリ素子、（２６ａ）、（２６ｃ）・・・奇数ラスタ用
記憶領域、　（２６ｂ）、（２６ｄ）・・・偶数ラスタ
用記憶領域、（２７）　、　（２８）・・・それぞれレ
ジスタ。なお、図中同一符号は同−又は相当部分を示す。代理人　　葛　野　信　− 第５図第６図

Claims

【特許請求の範囲】

飛越し走査を行うブラウン管表示部を有する表示装置に
おいて、上記表示部の表示画面上の画素配列と２次元的
に対応したビット配列を有するリフレッシュメモリ部を
１ビツト構成のメモリ素子の複数個で構成する手段と、
この複数個のメモリ素子の各メモリ素子に同一アドレス
信号で同時にアクセスして各メモリ素子からそれぞれ１
ビツトのデータを読出す手段と、上記アドレス信号を順
次変化する手段と、上記飛越し走査に関連し上記各メモ
リ素子内に奇数ラスタ走査に対応するビットを奇数ラス
タ番号順に連続するアドレス位置に格納し、偶数ラスタ
走査に対応するビットを偶数ラスタ番号順に連続するア
ドレス位置に格納する手段と、上記奇数ラスタ番号順に
連続するアドレス位置に格納したビットを読出した後続
いて上記偶数ラスタ番号順に連続するアドレス位置に格
納したビットを読出すよう制御する手段とを備えたこと
を特徴とする表示装置。