JPS596528B2 - シユツリヨクバツフアカイロ - Google Patents

Description

【発明の詳細な説明】 この発明は出力バッファ回路に関し、特に例えば電界効
果素子（ＦＥＴ）回路のように論理レベルの高い回路か
らＴＴＬ回路（ＴｒａｎｓｉｓｔｏｒＴｒａｎｓｉｓｔ
ｏｒ Ｌｏｇｉｃ）のように論理レベルの低い回路への
出力バッファ回路に関する。

第１図はこの発明の背景となる出力バッファ回路の一例
を示す回路図である。

ディジタルＭＯ８ＩＣの出力バッファ回路は、一般に、
この第１図のようなプッシュプルタイプのインバータ回
路が用いられる。

このようなインバーテイングバッファ回路の動作は、す
でに周知のことであり、その説明は省略する。

ここで、電源ＶＤＤｔおよびＶＤＤ２は、それぞれ、こ
のバッファ回路がＭＯ８回路であるため、例えば５■お
よび１２Ｖである。

また、その出力ＶＯＵＴＩは、ローレベル（ＬｏｗＬｅ
ｖｅｌ ： 「ＬＪ ）あるいはハイレベル（Ｈｉｇｈ
Ｌｅｖｅｌ ： ［ＨＪ ）によって、はぼ０■あるい
は５■となる。

一方、このＭＯ８回路出力を受ける外部のＴＴＬ回路の
入力ｒＨＪ電圧はほぼ２，５■程度である。

従って、このＭＯ８ＩＣ（バッファ回路）からの「Ｈ」
出力は約３．０■程度で十分（上述のように５■も必要
ない）であろう。

さらに、この出力バッファ回路の入力ＶＩＮかｒＬＪか
ら「Ｈ」に変化すると、応じて出力ＶＯＵＴｔがｒＨＪ
からｒＬＪになるが、この過渡特性（遅延時間）につい
て考えると、放電時定数を同じとすれは、５■からｒＬ
Ｊになるのと３■からｒＬＪになるのを比べれば、当然
後者の方が時間は短い。

このことは、充電の場合についても同様で、特に負荷容
量の大きい出力バッファ回路の場合に顕著である。

そのため、相対的に論理レベルの高いＭＯ８ＩＣの出力
電圧（「Ｈ」のときの）を３■程度にクランプし、相対
的に論理レベルの低いＴＴＬ回路に与えることが考えら
れる。

このようにクランプする方法として、典型的には、ＭＯ
８ＩＣの外部においてクランプダイオードを付力目する
ことか考えられる。

しかしながら、この方法は、実装部品が増力口して組立
工数が増力口するという欠点かある。

また、ＩＣ内部にこのようなダイオードを組込み、この
ダイオードによってその出力レベルを直接固定電源にク
ランプすることも考えられる。

しかしながら、この方法によれは、前記ダイオードに多
大の電流が流れ、応じてＩＣ内部における消費電力が増
加するという新らたな問題点か生じる。

それゆえに、この発明の主たる目的は、上述のととくの
欠点および問題点を解消した遅延時間を改善する出力バ
ッファ回路を提供することである。

この発明は、要約すれば、相対的に高い出力論理レベル
（「Ｈ」のとき）のディジタル信号を相対的に低い入力
論理レベルの論理回路に与えるための出力バッファ回路
であって、ともにＦＥＴからなる２段のプッシュプル回
路を縦続接続し、当該プッシュプル回路の後段の出力レ
ベルによって前段のプッシュプル回路の入力レベルをク
ランプするためのＦＥＴ回路を付加し、それによって後
段のプッシュプル回路の出力レベルを所定値にクランプ
するようにした出力バッファ回路である。

この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。

第２図はこの発明の一実施例を示す回路図である。

構成において、この回路のＦＥＴＱ１〜Ｑ８は、例えば
すべてＮチャネルエンハンスメントタイプのＦＥＴとし
、その間値電圧ｖＴをＩＶとし、電源電圧■ＤＤ１．■
ＤＤ２をそれぞれ５Ｖ、１２Ｖとする。

ＦＥＴＱｌ 、Ｑ２によって前段のプッシュプル回路を
形成し、ＦＥＴＱ＆ 、Ｑ７によって後段のプッシュプ
ル回路を形成し、これらＦＥＴＱｌ 、Ｑ２．Ｑ６．Ｑ
７によって、第１図のととくの、インバーテイングバッ
ファを構成する。

前記ＦＥＴＱＩのゲート電極が入力端ＶＩＮ とされる
。

さらに、ＦＥＴＱ３ 、Ｑ４ 、Ｑ５によってクランプ
回路を構成する。

すなわち、ＦＥＴＱ３のドレイン電極は、そのゲート電
極とともに、ＦＥＴＱ４のソース電極に接続され、ソー
ス電極は例えば接地される。

また、ＦＥＴＱ４のドレイン電極は、そのゲート電極と
ともに電源ＶＤＤｔに接続される。

このＦＥＴＱ３とＱ４との接続点Ｂは、そのドレイン電
極が前記ＦＥＴＱ７のゲート電極（ＦＥＴＱｌ 、Ｑ２
の接続点Ａ）に接続された、ＦＥＴＱ５のソース電極に
接続される。

このＦＥＴＱ５のゲート電極はＦＥＴＱ６ 、Ｑ７の接
続点に接続される。

さらに前記ＦＥＴＱ６ 、Ｑ７の接続点Ｃすなわち出力
端ＶＯＵＴ２は、ＦＥＴＱ８のドレイン電極、ゲート電
極に共通的に接続され、ＦＥＴＱ８のソース電極は例え
ば接地される。

以上のような構成において、以下、第３図とともにその
動作を説明する。

第３図はこの発明の動作を示すレベルチャートの一例で
ある。

動作において、まず、入力１ Ｉ Ｎからの信号がＩＨ
Ｊの場合を考える。

このとき、ＦＥＴＱｌ 、Ｑ６が導通し、接続点Ａおよ
び接続点Ｃ（出力端ｖｏＵＴ２）は、ともにほぼＯ■の
接地電位に強制される。

従って出力端ＶＯＵＴ２は「Ｌ」となる。

つぎに、入力端ＶＩＮが「Ｌ」の場合を考える。

このとき、ＦＥＴＱＩ 、Ｑ’６はともにカットオフし
、接続点Ａの電位は、ＦＥＴＱ２を介して電源ＶＤＤ２
が与えられるため、上昇する。

従って、ＦＥＴＱｌが導通し、接続点Ｃかつ従って出力
端ＶＯＵＴ２の電位は、第３図の線ａで示すように、上
昇する。

上述のごとく、接続点Ｃの電位が上昇し、成る値以上に
達すると、ＦＥＴＱ５が導通し始め、ＦＥＴＱ３が導通
する。

従って、接続点Ａの電位はこのＦＥＴＱ３ 、Ｑ５の導
通に応じて成る値に低下する。

応じて、ＦＥＴＱｌのゲート電圧が低下し、その導通状
態がややカットオフ方向に向い、出力端ｖｏＵＴ２の電
位は、第３図の線ａのように成る電位以上上昇し得ない
。

ここで、ＦＥＴＱ３とＱ４とのゲインファクタ（Ｇａｉ
ｎ Ｆａｃｔｏｒ）βの比を適当に選んで接続点Ｂの電
位を所定の値に設定しておくことにより、出力端ＶＯＵ
Ｔ２の電位は第３図のようにほぼ３■にクランプされる
。

すなわち、各ＦＥＴＱ３ 、Ｑ４ 、Ｑ５ 、Ｑ７等の
ゲインファクタβを適当に選ぶ（この選定は当業者にと
って容易であろう）ことにより、その出力電圧圧を約３
■にクランプする。

第３図の線ａのように、その出力電圧か約３■にクラン
プされると、例えば負荷容量による充電の際の遅延時間
および放電の際の遅延時間か、大幅に短縮され得る。

例えば、第３図の線ａのようにそのｒＨＪの出力電圧が
３■になると、第３図の線すのようにその「Ｈ」の出力
電圧が５■の従来回路に比べて、「Ｌ」（約ＯＶ）に変
わるとき、その出力電圧の降下時の遅延時間は大幅に短
縮される。

すなわち、「Ｈ」の出力電圧が５■の際のｒＬＪへの遅
延時間はｔ２となり、３ｖの際の「Ｌ」への遅延時間は
ｔｌとなり、ｔｌ＜ｔ２である。

また、出力端ＶＯＵＴ２に接続されたＦＥＴＱ８は、上
述のクランプ動作には直接関与しないが、出力端ｖｏＵ
Ｔ２と接地との間にわずかに電流を流すことにより、Ｆ
ＥＴＱ７が完全にカットオフすることをさげる。

これによって、ＦＥＴＱ５．Ｑ７のオン−オフ動作の遅
れに起因する動作不安定を防止する。

なお、前述の接続点Ｂのバイアス電源は、個別に供給す
ることも可能である。

さらに、上述の実施例においては、Ｎチャネルエンハン
スメントタイプのＦＥＴによって構成されたインバーテ
イングバッファについて説明したが、これは反転動作を
しないものでも、ＰチャネルのＦＥＴでもよく、さらに
その他の形式のＦＥＴであってもよいことはもちろんで
ある。

以上のように、この発明によれば、例えばＩＣ外部に付
力目するダイオード等が不要であり、部品点数を減らす
ことができる。

さらに、そのＩＣ内部においても、バッファ出力を直接
固定電源にダイオードでクランプするような場合（この
ような方法は消費電力が大きい）に比べ、ＩＣ回路の消
費電力がごくわずか増えるのみで正確にクランプし得る
。

このように簡単な構成によって、相対的に高い論理レベ
ルのＦＥＴ回路から相対的に低い論理レベルの例えばＴ
ＴＬ回路への出力バッファ回路において、負荷容量によ
る動作遅延時間が大幅に短縮できる。

【図面の簡単な説明】

第１図はこの発明の背景となる出力バッファ回路の一例
を示す。 第２図はこの発明の一実施例の回路図である。 第３図はこの発明の動作の一例を示すレベルチャートで
ある。 図において、ＱｌないしＱ８はＦＥＴ、Ａ、Ｂ。 Ｃは接続点、ＶＩＮは入力端、ＶＯＵＴ２は出力端であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 入力端子に入力された相対的に高い論理レベルの論
   理回路からの信号を相対的に低いレベルの論理回路へ出
   力するための出力バッファ回路であって、 第１の電源からの直流電圧によって１駆動され、前記入
   力端子に入力された信号の極性を反転するための第１の
   電界効果素子を含む反転回路、第２および第３の電界効
   果素子が直列接続されて構成され、第２の電源からの直
   流電圧によって駆動され、前記入力端子に入力された信
   号が前記第２の電界効果素子のゲート電極に与えられ、
   前記第１の電界効果素子によって反転された信号が前記
   第３の電界効果素子のゲート電極に与えられるプッシュ
   プル回路、および 前記反転回路の出力端と前記プッシュプル回路の出力端
   との間に接続され、前記プッシュプル回路の出力レベル
   が成る値以上になったことに応じて、前記第２の電界効
   果素子のゲート電極に与えられる電圧を制御し、前記プ
   ッシュプル回路の出力レベルを所定値以下に強制する第
   ４の電界効果素子と、前記第２の電源からの直流電圧を
   前記第４の電界効果素子に与える第５の電界効果素子と
   を含むクランプ回路を備えた、出力バッファ回路。